1 引言
李俊虎>影驰gts250上将版随着数字信号处理技术的不断发展，大容量可编程逻辑器件的不断涌现，FPGA 技术越来越多地应用在大规模集成电路设计中。在此硬件系统设计中，经常会遇到需要大容量的数据存储的情况，下面我们将针对FPGA中内部Block RAM有限的缺点，提出了将FPGA与外部SRAM相结合来改进设计的方法，并给出了部分V HDL程序。
2 硬件设计
这里将主要讨论以Xilinx公司的 FPGA（XC2S600E-6fg456）和ISSI公司的SRA M（IS61LV25616AL）为主要器件来完成大容量数据存储的设计思路。
FPGA即现场可编程门阵列，其结构与传统的门阵列相似，大量的可编程逻辑块(C LB, Configurable Logic Block)在芯片中央按矩阵排列，芯片四周为可编程输入/输出块(IOB, Input/Output Block),CLB行列之间及CLB和IOB之间具有可编程的互连资源(ICR, Inter Connect Resource)。CLB、IOB和ICR都由分布在芯片中的SRAM静态存储单元控制,SRAM中的数据决定FPGA的功能，这些数据可以在系统加电时自动或由命令控制从外部存储器装入 。
在进行数据存储时，可直接将数据写入FPGA内部的Block RAM中，在一定程度上减少了FPGA的资源分配。但FPGA内部自带的RAM块毕竟是有限的，当需进行大容量数据存储时这有限的RAM块是远远不能满足系统设计要求的。此时，就需要将FPGA与外部RAM相结合完成大容量数据存储。具体硬件电路如图一所示：
图一 硬件电路原理图
3 IS61LV25616AL功能简介
IS61LV25616AL是Integrated Silicon Solution 公司（ISSI）的一款容量为2 56K×16的且引脚功能完全三代同堂
兼容的4Mb的异步SRAM，可为Xilinx公司的Sparta n-2E系列FPGA提供高性能、高消费比的外围存储。除了256K×16异步SRAM外，ISSI还提供128K×16、512K×16、256K×8、512K×8和1M×8的异步SRAM。
IS61LV25616AL引脚结构框图如图二所示：
图二 IS61LV25616AL结构框图
3.1主要特征
(1)工作电压：3.3伏；
动力学模型
长春工程学院学报(2)访问时间：10ns、12ns；
(3)芯片容量：256K×16；
(4)封装形式： 44引脚TSOPII封装，也有48引脚mBGA和44引脚SOJ封装；
(5)采用0.18μm技术制造；
3.2引脚功能
(2)IO0～IO15：16位的三态数据输入输出线;
(3) ：写控制线;
(4) : 片选信号;
(5) ：输出使能信号；
(6) 、 ：低字节、高字节使能信号；
(3)～(6)的控制线均为低电平有效。
3.3控制逻辑电路设计
如图三所示，控制逻辑由FPGA来实现。主要包括读地址产生器、写地址产生器、读写时钟信号产生器及读写控制等几部分。下面分别加以讲述。 图三 原理框图
(1)写地址产生器：由于设计时采用256K×16 的SRAM，故有18位地址，写地址产生器用18位计数器实现。靠外部时钟驱动，每进行一次写操作后，读写控制单元产生计数脉冲，使其增1，直到18位计
数器计满再循环写入地址为0的空间。
(2)读地址产生器同上，也采用18位计数器实现，根据系统要求，每隔一定的采样周期将读地址指针偏移一定偏移量，并从该位置读取数据。
(3)读写地址选择器由于读写地址复用管脚，因此在读写操作时，必须选通相应的地址。这就需要由FPGA控制芯片上的 、 、 、 等控制信号来对SRAM进行读写的操作。
(4)此外，由于读写之间的切换，数据线上的数据在切换瞬间如不加处理会出现混乱现象。因此，为避免读、写操作发生冲突，数据线呈三种状态，读数据、写数据及高阻态。在从写到读的过程中需给数据线上送高阻态。
(5) 当需要对SRAM进行写操作时，由FPGA控制产生写地址选通信号，该选通信
号为一单脉冲形式，如图四中 、 、 ，该脉冲下降沿触发SRAM，告知开始对R AM进行写操作，使FPGA输出写地址，同时给数据线上送数据。在写操作期
间， 、 片选信号始终保持低电平，而写地址选通信号上升沿到来时使写地址计数器增1。以此类推，通过写地址选通信号高低电平变化完成对数据依次写入。需要注意的是，地址线和数据线在 、 、 为高时可同时赋新值，但只有在 变低后赋予数据线上的新值才有效。
图四 RAM写操作时序
对SRAM进行读操作相对较简单，在进行读操作期间， 、 、 、 始终为低电平， 始终为高电平。每进行一次读操作，地址按系统要求变化一次。同时注意，地址的变化时刻总要先于数据的变化时刻。图五为RAM读操作时序。
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