fir抽取滤波器matlab,XilinxFPGA之抽取FIR滤波器的实现过去半年有⼏位客户请我帮助他们设计和实现数字下变频器所⽤的降采样(即“抽取”)滤波器，这种滤波器在软件⽆线电与数据采集类应⽤中都很常见。这项⼯作即便对于经验丰富的设计师也不是⼀件⼩事。事实上，仅仅算出在FGPA中实现滤波器所需要的资源可能就是⼀个很⼤的问题。虽然 MATLAB®(MathWorks 开发)具有⽤于滤波器设计与分析 (FDA) 的绝妙⼯具箱，但是它提供太多滤波器设计⽅法，会让新⽤户⽆从下⼿。另外，您必须能够根据DSP理论解释MATLAB命令产⽣的结果，仅仅这⼀点就需要研究。 网络机房抛开理论的细枝末节，让我们开始围绕上述问题探讨降采样有限脉冲响应 (FIR) 滤波器的设计与实现。本辅导资料实际上旨在向您介绍⼀种简便、易于理解的流程——从滤波器系数⽣成到FGPA⽬标器件中抽取滤波器的实现。所需⼯具只有MATLAB较新版本(本⼈仍在使⽤
R2008a)及其FDA⼯具箱、以及ISE® 11.4套件提供的赛灵思CORE GeneratorTM⼯具。这些⼯具是设计多速率FIR滤波器的必备⼯具。 特别是我们将探讨固定降采样速率变化的两个实例：整数值与有理值。您应当能够把我们在本辅导资料介绍的MATLAB指令和CoreGen图形⽤户界⾯ (GUI) 设置应⽤到您的设计当中。为了说明公⽤逻辑块 (CLB) Slice 、18KB内存RAM块(BRAM) 和DSP48乘法累加 (MAC)单元等⽅⾯的资源占⽤情况，我们将采⽤ XC6VLX75T-2ff484 作为⽬标 FPGA 器件。
整数倍降采样器假设基带中进⾏解调后按250MHz速率传输带宽只有2.5MHz的信号。我们必须过滤从2.5MHz到 250MHz 的所有频率，因为它们不传输任何有⽤信息；这正是我们准备设计和实现的低通 FIR 滤波器的⽬的。根据尼奎斯特定理，输出数据速率是信号带宽的两倍；因此，我们需要按照M=50的整数倍对其执⾏降采样。我将介绍两种采⽤多级滤波⽅法的可⾏备选实现⽅案：第⼀种⽅法采⽤三个串联的 FIR 抽取滤波器，⽽第⼆种⽅法则同时采⽤级联积分梳状 (CIC) 滤波器与FIR滤波器。
以下是⽤于设计理想滤波器的MATLAB代码。我们假设通带和阻带频率的衰减分别为0.1dB和100dB。
倒频
假设FPGA时钟频率Fclk=Fs_in，那么在Virtex®-6器件中我们需要多少个DSP48 MAC单元？它是⽤于按M进⾏降采样的滤波器。根据FIR Complier 5.0数据⼿册 (fir_compiler_ds534.pdf) 详细阐述的理论，我们可以把DSP48 MAC分成M个相位，因此引⼊“多相”这⼀术语。由于每个相位都是按更低的输出频率 Fs_out 进⾏处理，因此可以按时分复⽤⽅式共享DSP48 MAC。以下理论计算表明，FIR-Compiler在通过多相分解⽅式实现滤波器时采⽤最⼩的22个MAC单元(total_num_MAC_ref )。滤波器长度是2100
(total_num_coeff)，填写0成为M的整数倍。请注意：此⽅案考虑系数对称性。我的舞台教学设计
宰杀肉畜
在MATLAB中可以轻松按低通滤波建⽴抽取过程模型，然后按M降采样，最终分别产⽣y与y_filt输出信号。不过，在FPGA器件中，这种实现⽅式效率不⾼：它会很笨地计算随后必须抛弃的值。相反，多相抽取器把输⼊信号降采样到M个wk通道，每个通道由其⾃⾝的⼦滤波器ph(k,
过滤。部分结果y_out(k,
然后汇总在⼀起组成最终输出y_tot。把y_tot与本机MATLAB指令产⽣的基准 y 对⽐，结果表明最终输出均处于数值精度3e-15
范围内(由于不同运算阶数⽽出现偏差)。
了设计参考滤波器，CoreGen FIR-Compiler需要名为“COE ⽂件”的系数⽂本⽂件。以下MATLAB例程说明如何以⼗进制基数轻松⽣成此 COE ⽂件；FIR-Compiler 然后按照所采⽤的设置量化相关系数。
图1与图2说明FIR-Compiler GUI头两个页⾯所应⽤的设计参数；在最后两个页⾯我只需接受其默认值，但是“优化⽬标 (Optimization Goal)”除外, 我把它设为“速度 (Speed)”⽽⾮“区域 (Area)”。如⽆明确说明，我在本⽂件以及下⾯例⼦中始终采⽤上述设置。在完成ISE 11.4布局布线之后，参考单级降采样滤波器占⽤以下FPGA资源：
Slice触发器数量：1,265 个
Slice LUT数量：1,744 个
动力换挡变速箱占⽤的 Slice数量：502 个
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DSP48单元数量：22 个
图 1. 50整数降采样。参考单级滤波器的FIR-Compiler 5.0 GUI设置第1页(共4页)
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