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2012年第09期，第45卷 通 信 技 术 Vol.45，No.09,2012
总第249期 Communications Technology No.249,Totally
聂 阳， 戈 华， 赵鹏宇
(集宁师范学院 物理系，内蒙古 集宁 012000 )
【摘 要】分析了级联积分-梳状（CIC，Cascaded Integrator Comb）插值滤波器的位宽增长原因，重点研究了CIC 插值滤波器非等值位宽的数据通路设计。在此基础上利用Matlab 和Xilinx System Gen erator 开发工具搭建了电路的系统模型，最后通过现场可编程门阵列（FPGA，Field Programmable Gate Array)完成电路的寄存器传输级（RTL，Register Transfer Level）验证，仿真结果表明电路设计具有很高的有效性和可行性。 【关键词】CIC 插值滤波器；位宽；FPGA 【中图分类号】TN911.7 【文献标识码】A 【文章编号】1002-0802(2012)09-0143-03
Analysis and Optimization of High-Speed CIC Interpolation Filter Width
NIE Yang， GE Hua， ZHAO Peng-yu
(Dept of Physics, Jining Teachers College, Jining Inner Mongolia 012000, China )
【Abstract】This paper analyzes the increase of CIC (Cascaded Integrator Comb) interpolation filter width, and focuses on the data path design of non equivalent width. Based on this and with Matlab and Xilinx System Generator development tools, the system model of the circuit is built up, and finally through FPGA (Field Programmable Gate Array) RTL (Register Transfer Level), the verification of the circuit is completed. And simulation indicates the effectiveness and feasibility of circuit design.
【Key words】CIC interpolation filter; width; FPGA
0 引言
随着现代无线通信中数据传输率的增加，在一个信号处理系统中常常需要不同的采样率处理信号以
及不同采样率的信号之间相互转换。CIC 插值滤波器的凭借其结构简单，以广泛应用于现代无线通信系 统[1-2]。虽然，CIC 插值滤波器的电路不使用乘法器，但是加法器的累加会导致数据通路的位宽增长。通过简单的位增长分析可以估计最大的位宽，若以最大位宽作为标准来设计数据通路，这样的设计并非必要，而且也浪费硬件资源。
就这一问题研究CIC 插值滤波器的位宽，并利用
FPGA 完成其电路设计及其验证。 1 CIC 插值滤波器输出的最大位宽
图1为N 段CIC 插值滤波器的通用结构图，CIC 插值滤波器由N 个积分器和N 个梳状滤波器构成，插值因子为R [3-6]。
图1 N 段CIC 插值滤波器的结构
由图1可知单级CIC 插值滤波器的传递函数为：
11
1()1RM
z H z z ---=-， (1)
这样，N 级CIC 插值滤波器级联后的传递函数为：
1(1)()(1)RM N
N N
z H z z ---=
-， (2) 收稿日期：2012-04-21。
﹡基金项目：2010年内蒙古自治区高等学校科学研究项目
（No.NJ10211）。
作者简介：聂 阳（1980-），男，讲师 主要研究方向为数
字信号处理的VLSI 实现；戈华（1964-），男，教授，主要研究方向为数字信号处理；赵鹏宇（1981-），男，助教，主要研究方向为EDA 技术。
144 令j2πe
f
z =：
j2πj2π1e ()1e N
RMf f H f --⎛⎫
-== ⎪-⎝⎭
j πj πj πj πj πj πe (e e )e (e )N
RMf RMf RMf
f f f
热解e ----⎛⎫-= ⎪-⎝⎭
j π(1)sin(π)e sin(π)N
RM RMf f --⎛⎫ ⎪⎝⎭
， (3)
其幅度谱表示为：
sin(π)
()sin(π)
N RMf H f f =
。 (4)
滤波器的最大位宽的增长是由输入到输出的直流（DC ）增益决定，那么当f 趋于0时，由罗比达法则可得幅度谱的最大增益G 为：
00πcos(π)
lim ()lim
πcos(π)
N
f f RMf RMf G H f f f →→⋅===⋅
()N RM 。 (5)
假设输入信号x [k ]是带符号数，位宽为IN B ，其取值范围为11(2,21)IN IN B B ----，则输出数据的最大位宽为：
22log ()log ()N OUT IN IN B B RM N RM B =+=+。
(6)
例如插值因子为8，输入信号位宽为8，梳状滤波器的延时为8的3段CIC 插值滤波器的输出最大位宽为：
3228log (88)83log 6426OUT B =+⨯=+=。 如果要采用保守的方法实现该滤波器，那么整个数据路径的位宽为26位。
2 CIC 插值滤波器输出位宽优化
如果要实现插值因子为8，输入信号位宽为8，梳状滤波器的延时为8的3段CIC 插值滤波器的则需设计数据路径上的位宽为26位，通常上不需要把每
个输出都设计成26位。由于CIC 插值滤波器的梳妆
滤波器在积分器的前面，积分器的位宽必然是逐渐增大。但是在输出不一定以最大位宽输出，为了满足精
度要求，可以保留最高有效位，截取剩余的低位]
7[。
考虑图1所示的N 段CIC 插值滤波器，从输入到i 节点的传输函数为：
()(1),1,2,,M i i H z z i N -=-= ， (7)
1
20
()(1)
(),RM M
N i
k i N i k H z z
z -----==-∑
1,2,,2i N N N =++ ， (8) 则传输函数的最大增益分别为：
()2,1,2,,i i H z i N == ， (9)
2max (2)()(),N i i N
i RM H z R爱的拐点
--≤
1,2,,2i N N N =++ 。 (10)
那么各个节点的位宽为：
,1,2,,i IN B B i i N =+= ， (11)
22()(1)log log ,N i IN B B N i i R i M +=+-+-+ 1,2,,i N = 。 (12) 例如插值因子为8，输入信号位宽为8，梳状滤波器的延时为8的3段CIC 插值滤波器的输出各节点的位宽为9,10,11,13,18,23。与整个数据路径的位宽都为26位的电路相比，优化后的数据路径位宽有明显的改善，相对应的硬件资源有所下降。
3 电路验证
在Matlab 平台下利用Xilinx System Generator 开发工具分别搭建两种方案设计的3段CIC 插值滤波器，整个验证电路的建模结构如图2所示。输入信号是位宽为8的离散的正弦波信号，电路的上面支路是
以优化后的数据路径位宽设计的CIC 插值滤波器，
中间支路是以最大位宽26位的数据路径设计的CIC 插值滤波器，下面的支路是原始输入信号。
图2 两种方案设计的CIC 插值滤波器电路模型
保险文化验证结果表明以26位的数据路径设计的滤波器和优化后数据路径设计的滤波器的输出波形是一致的。
滤波效果基本一致，两种电路都对原始信号完成了插值滤波的作用。
使用System Generator 生成ISE 项目，使用xc3s500e-4fg320 FPGA ，在ISE 中进行综合、实现、布局布线。两种方案设计的CIC 插值滤波器硬件资源消耗如表1、表2所示。
表1 最大位宽设计的硬件资源消耗
器件利用率概要 可用逻辑资源
使用
可用利用率/(%)
触发器数量 1629 312 1 4输入查表数量 2029 312 2 使用片数量 120 4 656
2 片中包含逻辑数量 120120 100 片中包含非逻辑数量0 120
0 4输入查表总数
202
9 312
2
（续表1）
器件利用率概要
程序设计方法学
可用逻辑资源
使用可用利用率/(%)
作为逻辑可用数量140
作为寄存器可用数量60
输入输出数量43 23218
表2 优化后数据路径设计硬件资源消耗
器件利用率概要
可用逻辑资源
使用可用利用率/(%)
贵阳医学院学报触发器数量99 9
312 1
4输入查表数量114 9
312 1
使用片数量77 4
656 1
片中包含逻辑数量77 120 100
片中包含非逻辑数量0 120 0
4输入查表总数114 9
312 1
分离度
作为逻辑可用数量87
作为寄存器可用数量27
输入输出数量40 232 17
4 结语
经过上述的分析和仿真可以看出，CIC插值滤波器在电路位宽的设计过程中不需要把整个数据通路设计成最大位宽，可以采用本文优化的计算公式保留必要的位宽以保证足够的精度完成电路的设计。利用优化后的位宽设计电路可以降低硬件资源的消耗，同时IO端口和功耗也有所降低。
参考文献
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