(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 (43)申请公布日 (21)申请号 201911300661.5
(22)申请日 2019.12.17
(71)申请人 成都华微电子科技有限公司
地址 610041 四川省成都市高新区益州大
道中段1800号天府软件园G1楼22层
(72)发明人 姜曾 杨超 马天赐 刘建明
陈瑶 陈六赢
(74)专利代理机构 北京众元弘策知识产权代理
事务所(普通合伙) 11462
代理人 宋磊
(51)Int.Cl.
G01R 31/317(2006.01)
G01R 31/3183(2006.01)
(54)发明名称
EVA100的DDR3功能测试平台
(57)摘要
本发明属于数字集成电路测试领域，具体涉
及一种基于数字信号集成电路测试系统EVA100
的DDR3功能测试平台，该平台包括EVA100测试机
台、FPGA中控板和待测DDR3芯片，其中FPGA中控 板包括FPGA最小系统，电源配电网络、LED电路、
DDR3电路、EVA控制接口电路，FPGA最小系统包括
FPGA芯片、时钟电路、复位电路和配置电路；其中
控模块，信号同步处理模块通过EVA控制接口电
路实现与EVA100测试机台之间的数据收发，对来
自EVA100测试机台的数据帧进行同步解析，并根
块完成指定的功能测试操作，并最终将测试结果
同步反馈给EVA100测试机台；DDR3测控模块实现
对待测DDR3芯片的测试流程控制与功能测试。权利要求书2页 说明书6页 附图3页CN 112305412 A 2021.02.02
C N 112305412
A
1.一种基于数字信号集成电路测试系统EVA100的DDR3功能测试平台，其特征在于，所述测试平台包括EVA100测试机台、FPGA中控板和待测DDR3芯片，EVA100测试机台与FPGA中控板通信，待测DDR3芯片与FPGA中控板连接；
其中，所述FPGA中控板包括FPGA最小系统，电源配电网络、LED电路、DDR3电路、EVA控制接口电路；
所述EVA控制接口电路，实现EVA100测试机台与FPGA中控板的数据交互；
所述FPGA最小系统包括FPGA芯片、时钟电路、复位电路和配置电路；所述FPGA芯片中包括信号同步处理模块以及DDR3测控模块；其中，信号同步处理模块通过EVA控制接口电路实现与EVA100测试机台之间的数据收发，对来自EVA100测试机台的数据帧进行同步解析，并根据解析结果选择测试运行模式，通过DDR3测控模块完成指定的功能测试操作，并最终将测试结果同步反馈给EVA100测试机台；DDR3测控模块实现对待测DDR3芯片的测试流程控制与功能测试；
所述DDR3电路提供待测DDR3芯片正常工作所必需的外围电路，同时提供待测DDR3芯片与FPGA芯片的传输接口；
所述电源配电网络为FPGA中控板和待测DDR3芯片供电；
所述LED电路将当前测试状态通过LED实时显示出来。
2.一种如权利要求1所述的DDR3功能测试平台，其特征在于，FPGA最小系统中的时钟电路为FPGA芯片提供50MHz和125MHz两路时钟源；复位电路为FPGA芯片提供稳定可靠的复位脉冲输出，采用MAX811芯片作为复位脉冲输出芯片；配置电路主要采用AS配置模式，并采用了JTAG边界扫描接口，用于程序调试与固化编程。
3.一种如权利要求1所述的DDR3功能测试平台，其特征在于，所述测试运行模式包括写模式、读模式、伴随自充电写模式、伴随自充电读模式、刷新模式、功能测试模式、终止运行。
4.一种如权利要求1所述的DDR3功能测试平台，其特征在于，LED实时显示的当前测试状态包括测试运行模式以及测试运行标记，测试运行标记为0表示停止运行，测试运行标记为1表示故障并终止运行，测试运行标记闪烁表示正常运行。
5.一种如权利要求1所述的DDR3功能测试平台，其特征在于，所述电源配电网络包括主配电网络和EVA配电网络两部分，其中，主配电网络采用5V电源适配器供电，并通过低压差线性稳压器LDO和集成电源芯片为FPGA中控板和待测DDR3芯片供电；EVA配电网络是由EVA100测试机台通过对功率继电器的控
制向FPGA中控板和待测DDR3芯片供电；正常工作时，仅由主配电网络或EVA配电网络供电，两者互不影响。
6.一种如权利要求1所述的DDR3功能测试平台，其特征在于，所述EVA100测试机台中包括EVA控制模块，EVA控制模块采用与EVA100测试机台配套程序开发环境设计，通过EVA控制接口电路与FPGA中控板进行数据交互，所述EVA控制模块通过循环等待方式结合条件触发跳转功能实现了DDR3测试过程的控制。
7.一种如权利要求1所述的DDR3功能测试平台，其特征在于，所述FPGA芯片采用Xilinx Spartan6 FPGA芯片XC6SLX75。
8.一种如权利要求7所述的DDR3功能测试平台，其特征在于，所述DDR3测控模块中包括DDR3驱动模块，通过DDR3驱动模块完成对待测DDR3芯片的扇区全覆盖高速读写功能，同时配置DDR3驱动模块输出100MHz的FPGA系统工作时钟以及400MHz的DDR3工作时钟，DDR3驱动
模块采用Xilinx官方IP核进行设计。
一种基于数字信号集成电路测试系统EVA100的DDR3功能测试
平台
技术领域
[0001]本发明属于数字集成电路测试领域，具体涉及一种基于数字信号集成电路测试系统EVA100的DDR3功能测试平台。
背景技术
[0002]DDR3是为了适应计算机技术的发展而提出的第3代高性能DDR SDRAM，目前DDR3的数据速率跨度从800Mbps开始直至1.6Gbps，在带给用户更快性能体验的同时，DDR3却能保持较低的功耗，与上一代的DDR2相比减少约20％。随着电子信息技术产业的迅速发展，对于硬件设备运行速度的要求越来越高，在设计中使用DDR3作为高速缓存越来越普遍，因此高效、低成本的DDR3测试方案将是关注的重点。
[0003]由于速度的提高，测试平台必须提供更高的测试频率来验证DDR3芯片的可靠性，以及更精确的手段来进行时间参数的测量。DDR3测试面临的挑战包括：更高的测试频率、I/ O死区问题、不可忽视的信号抖动等，必须借助于大规模集成测试系统并配备专用测试板卡才能完成DDR3芯片的交直流参数和功能测试。
[0004]目前，现有技术中的DDR3测试存在以下缺点：
[0005]1、DDR3工作频率高，必须依赖更大规模的集成测试系统，例如性价比较高的V93000 HSM3G、T5503等，尽管如此测试机台仍必须采用专用资源模块才能完成对DDR3的测试。同时，DDR3对电磁兼容性要求更高，测试板制作变得更困难，整个测试开发成本更高。[0006]2、DDR3容量大，在较低频率下的测试时间随容量的增大呈倍数上升。
[0007]3、大规模集成测试系统J750、数字信号集成电路测试系统EVA100均不具有DDR3的直接测试条件，目前还不存在有效的基于EVA100测试系统的DDR3测试方案。
发明内容
[0008]为解决上述技术问题，本发明提供了一种基于数字信号集成电路测试系统EVA100的DDR3功能测试平台，所述测试平台包括EVA100测试机台、FPGA中控板和待测DDR3芯片，EVA100测试机台与FPGA中控板通信，待测DDR3芯片与FPGA中控板连接；
[0009]其中，所述FPGA中控板包括FPGA最小系统，电源配电网络、LED电路、DDR3电路、EVA 控制接口电路；
[0010]所述EVA控制接口电路，实现EVA100测试机台与FPGA中控板的数据交互；[0011]所述FPGA最小系统包括FPGA芯片、时钟电路、复位电路和配置电路；所述FPGA芯片中包括信号同步处理模块以及D
DR3测控模块；其中，信号同步处理模块通过EVA控制接口电路实现与EVA100测试机台之间的数据收发，对来自EVA100测试机台的数据帧进行同步解析，并根据解析结果选择测试运行模式，通过DDR3测控模块完成指定的功能测试操作，并最终将测试结果同步反馈给EVA100测试机台；DDR3测控模块实现对待测DDR3芯片的测试流程控制与功能测试；
[0012]所述DDR3电路提供待测DDR3芯片正常工作所必需的外围电路，同时提供待测DDR3芯片与FPGA芯片的传输接口；
[0013]所述电源配电网络为FPGA中控板和待测DDR3芯片供电；
[0014]所述LED电路将当前测试状态通过LED实时显示出来。
[0015]上述方案中，FPGA最小系统中的时钟电路为FPGA芯片提供50MHz和125MHz两路时钟源；复位电路为FPGA芯片提供稳定可靠的复位脉冲输出，采用MAX811芯片作为复位脉冲输出芯片；配置电路主要采用AS配置模式，并采用了JTAG边界扫描接口，用于程序调试与固化编程。
[0016]上述方案中，所述测试运行模式包括写模式、读模式、伴随自充电写模式、伴随自充电读模式、刷新模式、功能测试模式、终止运行。
[0017]上述方案中，LED实时显示的当前测试状态包括测试运行模式以及测试运行标记，测试运行标记
为0表示停止运行，测试运行标记为1表示故障并终止运行，测试运行标记闪烁表示正常运行。
[0018]上述方案中，所述电源配电网络包括主配电网络和EVA配电网络两部分，其中，主配电网络采用5V电源适配器供电，并通过低压差线性稳压器LDO和集成电源芯片为FPGA中控板和待测DDR3芯片供电；EVA配电网络是由EVA100测试机台通过对功率继电器的控制向FPGA中控板和待测DDR3芯片供电；正常工作时，仅由主配电网络或EVA配电网络供电，两者互不影响。
[0019]上述方案中，所述EVA100测试机台中包括EVA控制模块，EVA控制模块采用与EVA100测试机台配套程序开发环境设计，通过EVA控制接口电路与FPGA中控板进行数据交互，所述EVA控制模块通过循环等待方式结合条件触发跳转功能实现了DDR3测试过程的控制。
[0020]上述方案中，所述FPGA芯片采用Xilinx Spartan6 FPGA芯片XC6SLX75，所述DDR3测控模块中包括DDR3驱动模块，通过DDR3驱动模块完成对待测DDR3芯片的扇区全覆盖高速读写功能，同时配置DDR3驱动模块输出100MHz的FPGA系统工作时钟以及400MHz的DDR3工作时钟，DDR3驱动模块采用Xilinx官方IP核进行设计。
[0021]本发明的有益效果：
[0022]1、利用非专用DDR3测试机台EVA100，采用间接的方式解决了DDR3芯片动静态电源电流及功能
的测试，具有多模式、多数据的全扇区覆盖功能测试和动静态电流的精确测试。避免了更大规模集成测试系统的使用，降低了测试成本。
[0023]2、充分利用Xlinx FPGA的DDR3 IP核完成DDR3的逻辑控制，满足了DDR3正常运行的需求，也易于实现对不同工作模式的控制。采用独立的DDR3布局布线层，更增强了整个测试平台的稳定性。
[0024]3、由于提高了DDR3的运行频率，测试时间减少，极大提高了测试效率，也降低了测试成本。
[0025]4、测试程序操作简便，具有一键测试功能，便于测试员进行筛选测试，固化后可长期使用。
[0026]5、测试平台体积小且具有可移动性，该平台采用外部供电和EVA供电两种上电模式，当只需要进行功能测试时，选择外部供电模式一键启动即可。
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