SRAM型FPGA带刷的新分层三模冗余技术容错分析 张硕;伊小素;孙进辉;张倩
【摘 要】SRAM-based FPGAs are becoming very appealing for several applications where high dependability is a mandatory requirement. Unfortunately, compared to ASIC designs, the technology of SRAM-based FPGAs is very sensitive to single-event upsets (SEUs) and particular concerns arise from SEUs affecting the FPGAs' configuration memory. This paper proposes a new TMR method for mitigating the impact of faults on the FPGA dependability. This technique is able to tolerate SEUs in configuration bits of mapped designs. The effectiveness of the new technique is demonstrated by a bit-by-bit upset fault injection experiment showing that the sensitive bits might cause SEU effects in the FPGA's configuration memory decreasing 87% with respect to a standard TMR design technique.%SRAM型FPGA(field programmable gate array)因为其具有信息密度大、性能高、开发成本低、可重复编程等特性,受到航天电子方面设计者青睐,越来越多地被应用于需要高可靠性的复杂空间环境.然而,相比于传统的ASIC电路设计,由于FPGA对辐射
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的潜在敏感性,易引发单粒子翻转效应(single-event upsets,SEUs),甚至可能造成系统失效.该文提出一种全新的三模冗余技术(triple modular redundancy,TMR)来削弱空间粒子对FPGA的影响,这项技术可以减轻FPGA中采用映射设计的配置位受到SEUs的影响.通过逐位翻转故障注入实验验证显示,相对于传统的TMR设计,采用该新技术防护的FPGA中易收到SEUs影响的配置位减少了87％.【期刊名称】《实验技术与管理》
【年(卷),期】路径依赖2012(029)011
【总页数】6页(P44-49)
钼制品【关键词】FPGA;单粒子翻转;分层三模冗余
【作 者】张硕;伊小素;孙进辉;张倩
【作者单位】北京航空航天大学光电技术研究所,北京 100191;北京航空航天大学光电技术研究所,北京 100191;武警学院训练部实验教学管理中心,河北廊坊065000;北京航空航天大学光电技术研究所,北京 100191
合肥师范学院学报【正文语种】中 文
【中图分类】TP302.8
Abstract：SRAM－based FPGAs are becoming very appealing for several applications where high dependability is a mandatory requirement.Unfortunately，compared to ASIC designs，the technology of SRAM－based FPGAs is very sensitive to single－event upsets（SEUs）and particular concerns arise from SEUs affecting the FPGAs’configuration memory.This paper proposes a new TMR method for mitigating the impact of faults on the FPGA dependability.This technique is able to tolerate SEUs in configuration bits of mapped designs.The effectiveness of the new technique is demonstrated by a bit－by－bit upset fault injection experiment showing that the sensitive bits might cause SEU effects in the FPGA’s configuration memory decreasing 87%with respect to a standard TMR design technique.
Key words：field programmable gate array （FPGA）；single－event upset（SEU）；triple modular redundancy（TMR）
SRAM（static random access memory）型 FPGA（field programmable gate array）具有信息密度大、性能高、可重复编程的特性，在空间领域得到了广泛应用［1］。然而SRAM型FPGA对空间中的单粒子十分敏感，易发生单粒子翻转。单粒子翻转会导致FPGA中存储单元的内容改变，导致计算结构错误、程序执行序列错误等，甚至导致系统崩溃［2－3］。因此，在应用于空间环境之前，必须对FPGA进行容错设计，并对设计的可靠性进行有效测试和评估。
SRAM型FPGA各可编程功能模块由内部不同的存储资源构成，这些存储资源存储着电路结构功能的配置信息及其电路工作状态信息。存储资源主要类型有用户触发器、用户存储器及配置存储器。这些存储器资源均为辐射敏感单元，在空间辐射环境中易发生单粒子翻转事件，甚至可能引发电路系统的故障［4］。本文针对配置存储器和触发器采用结合刷新的分层TMR技术进行系统电路的容错设计［5］，以达到提高系统可靠性的目的。为了测试容错设计的可靠性，充分利用了SRAM型FPGA的重配置特性［6］，并在实验室中模拟单粒子翻转采用逐位翻转故障注入的方法。
另外，提出了带刷新的多层TMR的SEU防护方法。
分层TMR系统将电路系统进行模块层次划分，将每个层次模块进行TMR处理，实现多层次的电路冗余结构［7］。采用多表决器表决方式的分层TMR系统将表决器进行了三模冗余处理，虽然增加了分层TMR系统的硬件费用，但解决了表决器单点失效的问题，提高了表决器可靠性［8］，其系统结构如图1所示。本文将以多表决器表决方式的分层TMR系统为研究对象［9－10］。
根据多表决器分层TMR系统结构形式，假定：每层结构中冗余子模块完全相同，且相互独立；层间多表决器模块完全相同，且相互独立；每层模块均等划分［11－13］。
在假设条件下，以M层划分为例，每层子模块失效率相同，定义λ0＝λ／M，λθ为未冗余系统失效率；各表决器失效率相同，定义为λv；各层子模块的可靠度R0及表决器的可靠度Rv均服从泊松分布，其可靠度表达式为
式中t表示时间。
定义事件S1：上层模块3个表决输出正确，且本模块层3个表决输出正确，可靠度表达式为
定义事件S2：上层模块3个表决输出正确，且本模块层2个表决输出正确，可靠度表达式为
定义事件S3：上层模块2个表决输出正确，且本模块层3个表决输出正确，可靠度表达式为
定义事件S4：上层模块2个表决输出正确，且本模块层2个表决输出正确，可靠度表达式为
则i层多表决器分层TMR系统可靠度表达式：
其中R1为无分层TMR系统对应可靠度表达式。
相对于子模块可靠度的影响程度，无论子模块是否具有刷新功能，对表决器的影响均可忽略，可简化多层系统TMR系统的可靠性建模过程。在忽略对表决器影响情况下，不带刷新的多层（M层）TMR系统可靠性模型表达式为
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在忽略表决器影响情况下，采用马尔科夫过程完成带刷新的分层TMR系统的建模。
首先双层TMR系统有4个可能的系统状态：状态0为系统正常，状态1为1个模块失效，状态2为2个模块失效（属不同域），状态3为系统失效。状态转换图如图2所示，图中μ为刷新速率。
因此可递推得到N层TMR系统的可能系统状态有N＋2个：状态0为系统正常，状态1为1模
块失效，状态2为2个模块失效（属不同域），状态3为3个模块失效（属不同域），……，状态N为N 个模块失效（属不同域），状态N＋1为系统失效。状态转换图如图3所示。
状态转移矩阵为
其中行向量矩阵表达式为：
状态方程为
设起始时电路为完全正常工作状态，给定初始条件：P0（0）＝1，P1（0）＝ P2（0）＝……＝ PN＋1（0）＝0，求解状态方程，其状态0到状态N为系统有效状态，则系统可靠度为
通过上述对多层带刷新功能的分层TMR系统建模得到系统可靠性模型，通过仿真得到不同分层情况下系统的可靠性变化曲线，如图4中B组曲线所示，图中A组曲线表示无刷新功能的分层TMR系统的可靠性变化曲线［14］。
由图4看出，带刷新功能的分层TMR系统可靠性与不带刷新功能的分层TMR系统相比，系
统可靠性得到明显提高。两种类型系统随着层次划分的增加可靠性变化趋势相同，即随着层次划分的增多可靠性增加，均大于未分层TMR系统可靠性（M＝1曲线），但相邻层次化分的可靠度增量逐渐减小。
配置资源逐位翻转，即在程序运行过程中对配置比特位进行逐位翻转，然后逐次动态重配置到FPGA中，检测翻转位对设计输出的影响。翻转后引起输出结果错误的配置位即为敏感位。对比测试电路选择为图5及图6所示的2个电路。2个电路的区别在于图5电路采用了未分层TMR的设计而图6电路采用分层TMR设计。图7为逐位翻转故障注入系统硬件电路图。
根据选择的实验电路，采用配置资源逐位翻转的实验方法可以检测出电路配置存储单元中的所有敏感位，并通过生成一个msk.dat掩码文件定位出敏感位在配置文件中的具体地址。其故障注入步骤为：
（1）上位机上电，控制器将DUT PROM中的配置数据发送给DUT，完成初始配置；
（2）上位机发送逐位翻转命令，控制器对DUT配置数据进行逐位翻转；
（3）控制器将翻转位所在数据帧重配置到DUT中；
（4）比较重配置后DUT输出结果和预知的正确结果，引起输出结果错误的位为敏感位，错误数加1，并将相应位的msk掩码值记为1；
（5）将msk值和错误总数上传。
主题模式
根据上传的数据在上位机中生成一个msk.dat掩码文件，由此文件可知敏感位的总位数及具体位置。图8为CLB 15—20栏测试得到的msk.dat文件部分截图，其中圈出位即为翻转位。图9为由此文件得到的敏感位位置的定位文件。
完成整个测试后得到的配置资源逐位翻转实验结果见表1。
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