禁止scan和jtag功能生物技术的应用 20
运行match 21
Verify 21
说 明
水源地保护工程
FiFo的Tutorial目录下包含以下几个子目录： 智能行车电脑Rtl： fifo的RTL源代码；包含fifo.v, gray_counter.v, push_ctrl.v, gray2bin.v, pop_ctrl.v, rs_flop.v。
Lib：门级网表需要的技术库；包含lsi_10k.db。 Gate：综合的门级网表；包含fifo.vg 和fifo_mod.vg。
Gate_with_scan：插入扫描链的门级网表； 包含fifo_with_scan.v。
Gate_with_scan_jtag：带有扫描链和JTAG链的门级网表；
包含fifo_with_scan_jtag.v。
一.验证RTL与GATE网表
RTL源代码：fifo.v
门级网表： fifo.vg
检查文件fifo.v和门级网表fifo.vg的功能一致性
设置RTL源代码fifo.v为reference design
设置门级网表fifo.vg为Implementation design
（一）原代细胞转染图形用户界面进行形式验证机辅翻译
在UNXI提示符下进入tutorial目录：输入fm（或formality）。
1.设置reference design
点击formality图形界面的reference按钮，进入Read Design File ,点击Verilog按钮，出现添加Verilog文件的对话框。如下图： 1.1读取源文件
在对话框中选择：Rtl目录下的fifo.v文件，点击Open按钮,打开fifo.v源代码。如图：
1.2设置搜索目录(上述源文件还未执行Load files命令中共中央党校)
点击option按钮，出现set verilog read option对话框,选择Variable,在DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS 或Design Compiler的安装目录(本工作站的目录为/opt/tools/synopsys)，如下图：
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