数字IC校招100问附解答（完结撒花6666）
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惯量
第三步：积淀⼀层多晶硅作为栅极材料，光刻形成栅极，最后在表⾯形成氧化薄层，⽤于隔离多晶硅和后续Si3N4形成。 第四步：轻掺杂形成源和漏。通过光刻对P阱进⾏离⼦注⼊，注⼊AS元素；N阱注⼊B原⼦。
第五步：⾃对准⼯艺。通过化学⽓相沉积（CVD）沉积⼀层Si3N4.通过离⼦刻蚀，形成S、D区注⼊的阻挡墙（Spacer），对轻掺杂区域 第五步：⾃对准⼯艺。通过化学⽓相沉积（CVD）沉积⼀层Si3N4.通过离⼦刻蚀，形成S、D区注⼊的阻挡墙（Spacer），对轻掺杂区域进⾏快速热退⽕（RTA ）。
热退⽕⽬的：消除注⼊损伤，激活注⼊元素。
第六步：源漏制作。光刻在NMOS区域注⼊AS，形成源漏；在PMOS区域注⼊BF2+，形成Pmos区域的源漏。快速热退⽕，激活注⼊元素，消除注⼊损伤。刻蚀表⾯的SiO2，将cmos的源，漏，栅暴露出来。
第七步：⾦属层的制造和⾦属层间通孔（VIA由⾦属钨制造）。
4.请说⼀下memory的摆放规则？（floorplan，难度2）
~论科学发展观
<，Ip，io，standard cell的orientation poly的⽅向⼀致。
b.通过data flow或者create_plan_group的逻辑关系摆放。
采果器<的output pin尽量靠近core logic区域，节约绕线资源和timing。
<之间空间不能过⼤也不能过⼩，过⼤浪费资源，不能太⼩，如果有标准单元放置的话，要保证有power strap。
e.放置在芯⽚的boundary区域，原因之⼀hard macro的⾼度可能会阻碍到标准单元的power strip。meomory和Io macro其它的hard macro之间存在信号传输，考虑不同的信号传输关系。中国长江航运集团金陵船厂
5.welltap, endcap cell的作⽤，以及如何摆放？（place，难度2）
~
welltap：n-well就会连接到VDD， substrate就会连接到GND。我们对于⼀个NWELL(也就是说⼀⾏)我们仅需要⼀个连接到VDD，同理substrate也是，如果说我们把这些去掉的话，那么我们就会省下来巨⼤的⾯积。所以就会有 “tap-less” libraries，但是由于仅有⼀个tap会由于NWEL和substrate的阻值⽽导致latch-up的出现，故⽽我们会在⼀定距离内添加well tap单元来避免latch-up效应。
高强钢
endcap cell：⼀般是摆放在Macro周围和每条row的⾸尾两端，主要⽬的是确保Macro周围的环境和core logic的环境是⼀样的。
~
6. Place之后有timing violation，应该怎么办？（place，难度3）
7.CTS的⽬的是什么？怎么样是⼀个合格的clock tree? （CTS，难度3）
CTS的⽬的就是为了减⼩global skew。
时钟树不需要做到绝对的平衡，如useful skew，更关注于设计的时序 除了PPA（performance、power、area）之外，时钟树还应该robust。即所谓设计中的时钟树在任意设计需求的corner下都能满⾜时序。这点对提⾼良率的意义重⼤。
北京大学图书馆
考虑OCV等因素后，对称使得时钟树更加强壮。到达每个Reg的时钟路径拓扑结构、级数和Inverter/Buf都⼀样是最理想的。（不考虑usefull skew的需求） 使⽤专⽤的、较少的Inverter/Buf也可以降低OCV对时钟树鲁棒性的影响
8.为什么时钟树需要平衡？不平衡的时钟树有什么缺点？（CTS，难度2）
对于快速设计，时钟树的skew和latency影响时序收敛、功耗和⾯积。
balance 可以使得timing收敛简单些
对于慢速设计，时钟树的skew和latency对时序收敛的影响重要性下降。但是对于skew⼤的时钟树，⼯具修复时序会增加更多的⾯积和功耗。创造⼀个skew⼩的时钟树，虽然看似在时钟树上多⽤了buffer，但是会减少在修复时序问题时需要的buffer 所以，⼀个balance对于时序收敛、⾯积和功耗都是有好处的。
9.什么是latch up效应? （⼯艺，难度2）
查看。
10.芯⽚功耗主要包含哪些内容？（power，难度4）
~
总结ing等待整理。
11. 请写⼀段脚本，统计下图中⼈名出现的次数，并按从多到少次数排列，语⾔任意（脚本，难度3）使⽤perl实现统计⼈名次数。
Tom
Jack
Brian
Brian
Jack
Jack
~
思路：
1.以句柄形式读⼊⽂件每⼀⾏
2.对每⼀⾏进⾏正则匹配
3.对匹配到名字，将它的value+1
4.遍历hash数组，输出结果
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