芯⽚⼯艺的5nm和7nm是怎么来的？揭开芯⽚⼯艺和摩尔定律背后的“秘密”1：摩尔定律 1965年，硅⾕传奇，仙童“⼋叛徒”之⼀，英特尔原⾸席执⾏官和荣誉主席，伟⼤的规律发现者⼽登·摩尔正在准备⼀个关于计算机存储器发展趋势的报告。 在他开始绘制数据时，发现了⼀个惊⼈的趋势。
每个新的芯⽚⼤体上包含其前任两倍的容量，每个芯⽚产⽣的时间都是在前⼀个芯⽚产⽣后的18~24个⽉内，如果这个趋势继续，计算能⼒相对于时间周期将呈指数式的上升。
这个就是⼤名⿍⿍的摩尔定律，其对集成电路产业的发展描述，异乎寻常的正确。
总结来说：
寻梦奇地1：集成电路芯⽚（wafer）上所集成的电路的数⽬，每隔18个⽉就翻⼀番。
2、微处理器的性能每隔18个⽉提⾼⼀倍，⽽价格下降⼀半。
3、⽤⼀美元所能买到的计算机性能，每隔18个⽉翻两番。
你可能觉得摩尔定律平平⽆奇，只不过是⼀个总结？
其实这可以推导出了⼀个公式，那就是每18个⽉，在芯⽚规模不变的情况下，芯⽚⾯积减半。
这样相同的⼤⼩的wafer，可以⽣产出多⼀倍的芯⽚。
如果上⼀代⼯艺芯⽚⾯积是1mm2，在新⼯艺上，⾯积就是新⼯艺的⼀半，也就是0.5mm2。
我们假设两代⼯艺wafer成本⼀样（⼀般新⼯艺会贵⼀些），那么采⽤新⼯艺，其成本是原来⼯艺成本的⼀半。
这个就是摩尔定律揭⽰的现实：
那就是，采⽤新⼯艺的芯⽚，⾯积更⼩，功耗更优，频率更⾼，成本还更低。
这个就是新⼯艺对⽼⼯艺降维式的打击！
这些优点和好处就是驱动芯⽚⼯艺不断进步的发动机。
也就是摩尔定律的内涵。
那如果芯⽚⼯艺进步，每个晶体管的尺⼨就会缩⼩，那到底缩⼩多少？
如上图所⽰，晶体管数量保持不变的情况下，下⼀代新⼯艺的芯⽚⾯积是上⼀代的⼀半。
那么X和Y什么关系。
如果我们按照正⽅形来计算的话？
那么新⼯艺⼤约是⽼⼯艺晶体管尺⼨的0.7倍。
radeon x550
也就是晶体管会缩⼩0.7倍。
那根据摩尔定律，我们利⽤初中数学知识，就能算出每⼀代⼯艺的进步，从800nm开始（这个80586的⼯艺节点）。 ⽽芯⽚⼯艺的发展也印证了这⼀点：
从0.8 µ m、0.5 µ m、0.35 µ m、0.25 µ m、0 .18 µm、0.13 µ m、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，5nm。
摩尔定律和现在芯⽚制程完全吻合。
神奇！
2：半节点
可能有些⼯艺制程知识的同学会说：
有点不对劲，
这个图⾥，制程很⽕的40nm，28nm，14nm跑哪⾥去了。
对，这就涉及到⼀个芯⽚制造⼚常⽤的⼿段。
shrink。
wikipedia我们都知道，⼀个⼯艺节点研发成功后，其研发成本是很⾼的。
如果可以在这个⼯艺节点上持续优化，⾯积，功耗等等。
也是⼀种最⼤化利⽤原有投⼊的⽅式。
就像intel就在14nm上做的⼀样。
14nm+++
持续优化。
⽽我们今天讲的shrink，也是⼀种优化。
它本质上是利⽤光照（MASK）等⽐例缩放后。晶体管尺⼨缩⼩⼀点，芯⽚仍然能够正常⼯作，从⽽减少芯⽚⾯积，降低成本。
那么shrink的⽐例是多少？
Shrink ⼀般可以将晶体管的尺⼨缩⼩0.9倍。
⼤约每个边长缩放为0.9；整体⾯积缩⼩0.81；
这个过程⼜称为，芯⽚收缩(die shrink)。
然⽽，按⽐例缩⼩可能引⼊新的问题，例如漏电流增⼤，但是通过⼯艺参数可以来调节漏电，shrink在不改变⼯艺特性的基础上，修修补补，也能挖掘这个⼯艺节点的潜⼒。
这些shrink后的⼯艺节点，也被⼈称为半节点。
例如：
40nm是45nm shrink后的半节点。
28nm是32nm shrink后的半节点。
20nm是22nm shrink后的半节点。
14nm也可以看作16nm shrink后的半节点。
把前⾯的⼯艺，乘以0.9就可以了。
DIE shrink是芯⽚制造⼚家来做的，和芯⽚设计公司没有关系。 ⼯程师设计完成的版图都是 pre shrink的，⽽到了⼚家⽣产的时候，直接进⾏shrink，⽣成的die的⾯积⽐版本等⽐例缩⼩。
外文参考文献所以我们现在芯⽚设计⼯程师，做40nm或者28nm等半节点⼯艺时，都有⼀个shrink的流程。
会发现，芯⽚的版图⽐实际的DIE的⾯积要⼤。
如果我们计算最后的DIE（芯⽚）⾯积，实际上要算shrink之后的，⽽不是版图的⾯积。
EDA⼯具标注的都是shrink前（pre shrink）的⾯积。
那就是设计公司给了芯⽚制造⼚⼀张10X10的设计图纸，⽽芯⽚⼚⽣产的尺⼨却是9x9。
具体DIE，WAFER等定义，不熟悉的同学，可以参见⽼哥原来写的的《⼈类⾼质量芯⽚⼯程师的那些“⿊话” 》
这些优化后的，40nm，28nm等等，成为了更成熟和长寿的⼯艺。
唐健生
⽽原有的45nm，32nm等，与优化后的40nm，28nm相⽐，不再具有优势，⼚家不再推这些⼯艺⼯艺。
大功率开关电源设计
事实上，业界通常把45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm 这些⼯艺节点，看作同⼀个⼯艺节点，是⼀代，只是⼚家通过shrink这种⼿段，进⾏的优化。
加上shrink以后，我们看到⽬前的28nm，14nm，10nm，7nm，5nm都可以⽤摩尔定律上⼀节的初中数学知识算出来。
严丝合缝，理论和实际吻合的很好。
⼽登.摩尔，真神⼈也！
3：栅极长度
但是，事实果真如此吗？
这些数字⾥⾯隐藏着⼀个极⼤的隐情。
我们来看⼀张图：
⼤约从20世纪60年代到90年代末，节点的命名是基于它们的栅极长度命名的。IEEE的此图表显⽰了以下关系。
栅极长度（gate length）和半节距（芯⽚上两个相同特征之间的距离的⼀半）匹配⼯艺节点名称，这个其实
0.5um，0.35um，0.25um的⼀些命名的原因。
但是在28nm以下，由于采⽤finfet这些新的技术，这些和实际的节点和栅极长度，以及半节距（half-pitch）就匹配不上了
如果保持节点名称和实际特征尺⼨同步，就会如红线所⽰。
2015年前，芯⽚制造的最⼩⼯艺尺⼨就会跌破1nm。
⽽实际上，⼚家暗渡陈仓了，
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