杨晓
【摘 要】锁相放大技术因其具有中心频率稳定,通频带窄,品质因数高的特点在测量领域得到广泛应用.本文提出了一种数字锁相电路的设计,利用信号的相关性实现得到待测信号的幅值和相位信息的目的.电路主要包括程控放大模块、AD采集模块、互相关运算模块、串口传输和Lab-VIEW模块.该电路经实验能够较为精确的获得运算结果. 【期刊名称】《山西电子技术》
【年(卷),期】2018(000)002
【总页数】蓝鲸紧急出动5页(P34-37,86)
【关键词】锁相放大;互相关;AD采集;信号发生器
【作 者】杨晓
【作者单位】鲁友社区山西工商学院,山西太原030006
【正文语种】中 文2001年高考分数线
【中图分类】TN919
随着科学技术的不断进步，测量技术也得以日益完善，同时对检测技术的要求也在不断提高。速度快慢和精度的大小是测量技术的两个核心模块，锁相放大技术在这两个方面都能够很好的实现，因此成为了微弱信号检测领域的一种有效手段并得到广泛的应用[1]。
本文提出了一种数字锁相电路的设计，利用信号的相关性实现得到待测信号的幅值和相位信息的目的。电路主要包括程控放大模块、AD采集模块、互相关运算模块、串口传输和LabVIEW模块。各模块经测试分析具有较高的可靠性，能够达到运算要求。
1 锁相技术基本原理
锁相放大技术是利用被测信号和参考信号的互相关原理对信号进行窄带化操作，去除无用的噪声信号，提取有效信息的一种检测手段。为了获得输入信号的幅值和相位值，这里采用数字乘法累加器的方式来实现[2,3]。互相关运算原理如图1。
谷胱甘肽转移酶图1 互相关运算原理图
设计首先将待测信号通过AD转换电路进行模数转换，然后将信号传输到FPGA的内部进行互相关运算。设待测信号为s(t)，AD采样电路的频率为fN,对待测信号进行整周期采样，设每个周期的采样点数为N，那么在P个周期时可得采样的点数共有M=N·P个[4]。其表达式如下：
(1)
其中，θ为待测信号的初相位，A为幅值量。
产生的参考信号和待测信号s(t)是同频的，设正弦参考信号为rs(s)：
(2)
其中，B为参考信号的幅值。对s(k)和rs(s)进行互相关运算，并进行整数个周期的采样，最后能够得到两个信号的运算结果函数为：
(3)
通过上面的结果值可以看出，待测信号的初始相位θ的未知性能够对结果造成影响，因此需
要消除这一未知量，设计采用两路待测信号分别进行互相关的方式[5]。设余弦参考信号为rc(k)：
(4)
对s(k)和rc(s)进行互相关运算：
c(k)=.
(5)
进行整数个周期的采样，最后能够得到两个信号的运算结果函数为：
(6)
由式(6)和式(3)可得：
(7)
(8)
由式(7)、式(8)可得，当参考信号的幅值B为1时，能够直接得到待测信号的幅值A和待测信号与参考信号之间的相位差θ。
2 数字锁相电路的硬件设计
首先通过频率累加技术DDS在FPGA内部产生一个方波信号，其频率和占空比均是可调的，并以一个光耦合隔离电路的输出来对高压驱动电路进行驱动。外部待处理信号首先经过程控放大电路和电压跟随电路以后，再通过AD采集端口进行数据的采集并传输到FPGA内部，在FPGA中将该路信号与FPGA内部产生的正弦参考信号、余弦参考信号、直流参考信号分别进行乘累加运算，然后将运算结果通过串口传输到上位机LabVIEW中完成数据的拼接工作并将数据保存。
图2 硬件电路整体设计
电源电路中既有数字电源又包括模拟电源，设计采用AMS1117_3.3、AMS1117_1.2、AMS1117_2.5分别为串口电路以及FPGA内部电路进行供电，采用供电电源为模拟部分产生+5V的电压供电。
为了提高信号的抗干扰能力以及电路与地之间的串扰，在电路中设计了光耦合隔离电路，芯片采用高速光耦6N135，使电路板能够与高压驱动电路板隔离开。
由于待处理信号较为微弱，在进行AD转换前需进行放大处理，电路采用具有较高的输入阻抗AD8250芯片实现对待测信号的程控放大，电路中采用的是三个AD8250级联的方式，选择了该芯片的简单增益放大模式，并通过FPGA对放大倍数进行调整，该设计能够实现1～1 000倍之间的放大倍数调整。在放大电路与AD采集电路之间，设计增加电压跟随电路来保证信号的完整性，选择OP27放大器能够实现预期要求。
AD转换电路实现模拟信号到数字信号的转换，在设计中根据完成锁相放大运算的精度要求，每个信号周期至少需采集64个点，因此AD的采样率需为3.125 MHz左右。选择ADI公司的AD9220芯片能够满足设计需要，该芯片的最高采样率为10 MHz，转换精度为12位，信号可以选择差分或单端方式输入。
实现信号解调功能的FPGA芯片采用Altera公司生产的Cyclonc系列，其型号是EP3C16Q240C8N。时钟电路采用的是50MHz的CETECJ有源晶振，它具有信号稳定以及信号质量好的优势。采用JTAG和AS两种方式进行下载配置，JTAG模式主要用于对程序和
芯片的调试，AS模式将程序下载到FPGA的外部存储器EPSC16。
3 FPGA 数字锁相软件程序设计
该部分主要包括基于FPGA 的DDS 信号发生器的设计、A/D 采集控制模块的设计、数字锁相乘累加程序的设计、基于NIOSⅡ与上位机 LabVIEW 串口通信程序的设计以及 LabVIEW 程序的设计。
3.1 信号发生模块设计
DDS技术的主要作用是通过改变波形存储器中的数据，产生任意频率和任意精度的波形信号。首先通过一个时钟fclk来控制累加寄存器中的数值，使之与频率控制字K不断累加，再经过数模转换和低通滤波处理得到所求得信号频率fout ，计算公式如下：
伽倻琴fout=fclkK/2N.
(9)
其中,N为累加寄存器的位数。
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该设计中通过PLL锁相环倍频产生200 MHz的时钟作为DDS模块时钟，累加寄存器为2位，频率控制字为1位。
正余弦参考信号的产生通过调用FPGA自带的ROM宏功能模块实现，将波形数据通过MATLAB离散化产生64个点以后保存为.mif文件，ROM通过按地址寻址的方式将存储的波形在时钟上升沿时输出。
3.2 AD采集控制模块设计
设计采用AD9220作为AD采集模块的芯片，只需要为它提供一个正确的时钟，该芯片就能完成所需工作，即每个周期完成64个点的采样。设计采用同步电路的方式来避免信号采集时毛刺造成的干扰，即需要保证毛刺不出现在沿口。由于毛刺出现的持续时间短，仅为几纳秒，因此出现在沿口的概率是很小的，该方式基本能够避免毛刺对采集数据的影响。
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