26卷 第2期2009年2月
微电子学与计算机
M ICROELECTRONICS &COM PUTER
Vol.26 No.2F ebruary 2009
收稿日期:2008-04-21
基金项目：国家/八六三0计划项目
许 诺，陈 培，王 云，李 健，巴晓辉，陈 杰
(中国科学院微电子研究所通信与多媒体SoC 研究室，北京100029)
摘 要：文中提出了部分匹配滤波器组与F FT 相结合的伪码快速捕获的一种实现方案.该方案采用部分匹配滤波器组完成时域内完全并行搜索，同时采用128点F FT 以实现频域的部分或完全并行搜索，以增加移位寄存器长度的较小代价去除大规模用以相干累加的SRA M ，并且有效降低了F FT 的工作时 钟频率，便于硬件实现.该方案在一块FPGA 上验证通过，并在0.18L m 的CM OS 的工艺下综合，电路规模是约合150.2万个晶体管，最高工作时钟频率是103M Hz.该捕获方案最终等效于13.1万个串行相关器，极大提高了伪码的捕获速度.关键词：部分匹配滤波器组；快速傅立叶变换；伪码快速捕获；硬件实现
中图分类号:T N 47 文献标识码:A 文章编号:1000-7180(2009)02-0084-05
Implementation of Rapid PN Code Acquisition Based on
Partial Matched Filter Bank and FFT
XU Nuo,CHEN Pei,WANG Yun,LI Jian,BA Xiao -hui,CHEN Jie
(Department of Communication &M ultimedia SoC,Institute of M icr oelectronics
of Chinese Academy of Sciences,Beijing 100029,China)
Abstract:An Implementation of rapid PN code acquisition based on par tial matched filter (PM F)bank and Fast Four ier T ransform (FFT )is presented.T he PM F Bank and the 128-point FF T ar e used fo r parallel acquisition in time domain and frequency domain respectively.T he SRA M for coherent i
nteg ration is replaced by the shifter w hich is smaller in ar ea,and the working frequency of the FF T module is also lowered by utilizing the character istic of the coherent integration t imes.T he r apid Pseudo N oise (PN )code real-time acquisition cir cuit is implemented on A Filed Prog rammable Gate A rray (F PGA)and synthesized using 0.18L m CM O S cell library.T he max frequency of the circuit is 103M Hz,and the scale of the circuit is 1.502million transistors.T he per for mance of the acquisitio n circuit equals to 0.131million correla -tors in ser ial acquisitio n circuit.
Key words:partial matched filter bank;FF T ;rapid code acquisit ion;hardware implementation
1 引言
直接序列扩频[1-3]
(Direct Sequence Spread
Spectrum,DSSS)信号的载波同步和伪码同步过程一般分为捕获(粗同步)和跟踪(精同步)两个阶段.捕获过程是对信号在频率域和时间域(伪码相位)进行二维搜索，将本地产生的参考序列的伪码相位与接收信号码相位初步对齐的过程.
早期的直接序列扩频系统由于受到集成电路工
艺水平的影响，多采用串行捕获方式，目前文献中时频域同时并行搜索的实现方案几乎都是以较小的频域并行度换取可接受的硬件规模.文献[7]中提出了较小规模硬件与数字信号处理器DSP 协同实现时
频域同时并行搜索的方案，该方案的频域并行搜索在DSP 中实现，但是频域并行度较小、DSP 处理有一定的延时且处理时需要将相干累加结果存储在较大的相干累加SRAM 中.文献[8]中提出了大规模硬件实现时频域同时并行搜索的方案，但是仅使用
了32点FFT，频域并行度较小，并且不进行相干累加以节省相干累加SRAM.文献[7-8]中的原理如图1所示.文中提出以增加移位寄存器长度的较小代价，去除大规模用以相干累加的SRAM，并采用相干累加与非相干累加相结合的方法实现低信噪比下的长序列伪码的快速捕获，通过设计优化，在实现时频域同时并行搜索的情况下，硬件规模增加不多.
图1 部分匹配滤波器组与F FT 相结合的
伪码快速捕获原理框图
2 部分匹配滤波器组与FFT 结合的捕获算
法基本原理
在接收机端，伪码信号需要通过预检测积分器进行预处理以提高信噪比，把整个预检测积分时间(prediction integration time,PIT)分成M 段，每段的积分时间为T p ，则M =PIT /T p ，伪码信号的接收模型为:
r (t)=2P s d (t)c(t +S )cos (X 0t +X d t +U )
+n (t)
(1)
式中,P s 是信号接收功率,d (t)代表数据调制,c(t +S )是有一定延时的伪码,X 0是中频载波频率,X d 是载波多普勒频移,n(t )是均值为零，方差为R 2的高斯白噪声.码速率为f c ，奈奎斯特采样率为f s =2f c ，可以证明以该采样率采样时噪声样点相互独立，以下分析中均认为噪声相互独立.第i 个PIT 内，第n 段部分匹配滤波的结果为:
I i (n )=2P s 2R n (S )sin (P f d T p )
sin (P f d T s )
cos (n X d T p +
<)+N t (n ), n =0,,,M -1(2)Q i (n )=
2P s 2R n (S )sin (P f d T p )
sin (P f d T s )
sin (n X d T p +<)+N Q (n), n =0,,,M -1(3)
式中,T s 为采样间隔,R n (S )是积分时间T p 内伪码的部分相关，令T p /T s =L ，则N I (n)~N (0,L R 2/2),N Q (n)~N (0,L R 2
/2).令Z i (n )=I i (n)+j Q i (n )，进行N (N \M )点的复数FFT 运算，即
FFT i (k )=
E
N -1
n=0
Z i (n )ex p (-j 2P nk /N )(4)
把式(2)、(3)中的X d =2P f d 代入式(4)中，经过代数运算得FFT 结果的实部(I)和虚部(Q )分别为:
I i (k)=
2P s 2@sin (P f d T p )
sin (P f d T s )@sin (P f d T p M -k P M /N )sin (P f d T p -k P /N )@R n (S )cos (7)+N I (k ),k =0,,,N -1
第一看点
论文库(5)
Q i (k )=
2P s 2@sin (P f d T p )
sin (P f d T s )@sin (P f d T p M -k P M /N )sin (P f d T p -k P /N )@R n (S )sin (7)+N Q (k),k =0,,,N -1
(6)式(5)、(6)中,W =<+(X d L -2P k /N )(N -
1),N I (k )~N (0,L M R 2/2),N Q (k )~N (0,L M R 2/2)
当本地产生的伪码与接收信号的码对齐时，即R n (S )=1，从式(5)、(6)可得系统增益为:
G P =
sin (P f d T p )
sin (P f d T s )
@
m ax
k sin (P f d PIT -k P M /N )sin (P f d T p -k P /N )
(7)
从式(7)中得，当多普勒f d =0，或者f d 在FFT 谱线的覆盖范围内时,G P 有最大值，在其他位置，增益G P 最小，因此该算法可以完成码/多普勒二维空间的搜索，增益最大所在的位置即是捕获到的信号.
3 捕获方案详细设计
文中以典型的直接序列扩频系统为例来介绍部分匹配滤波器组与FFT 相结合的伪码快速捕获方案设计.该扩频系统伪码长为1023，伪码频率为f c =1.023MH z ，伪码周期为T =1ms ，多普勒频移为$f d =?5KH z [1].设计要求FFT 频率覆盖整个多普勒频移，捕获精度达到?0.25码片.3.1 电路参数的选择
预检测积分时间(相干累加时间)为PIT =cT ，其中c 为相干累加次数T 为伪码周期，分成M 段，每段的积分时间为T p =PIT /M =cT /M ，扣除sinc 包络衰减的影响后,FFT 的可用频率覆盖范围为f P =
12T P =M 2cT ，有f P
\$f d
(8)
扣除sinc 包络衰减的影响后，要求FFT 的频率
第2期许诺，等：匹配滤波器组与FF
分辨率不大于$f max =
1
2cT
.若FFT 的点数为N ，则
执法公信力
f P
N
[$f max (9)由式(8)、(9)得N \M \20c (10)
在硬件实现的时候，需要兼顾系统性能与硬件复杂度.根据系统性能要求和本节提出的电路参数选择准
则，本方案采用的电路参数为：相干累加时间4ms,128点FFT，部分匹配滤波器每段数据长度为93.3.2 系统结构设计
文中根据设计要求确定了电路结构的参数，用硬件实现128点FFT 频率覆盖?5KHz 的多普勒频移，并利用伪码的循环特性将FFT 的工作时钟降低了4倍；优化处理后去掉了相干累加SRAM；实现硬件捕获实时处理，电路结构如图2所示
.
图2 部分匹配滤波器组与F FT 相结合的
伪码快速捕获电路结构框图
图2的工作过程如下：采样的中频信号与本地载波正弦信号相乘得到信号I，与本地载波余弦信
号相乘得到信号Q.I/Q 两路信号经过抽取器输入到I/Q 移位寄存器中，经过部分匹配滤波器组后将结果输入到128点复数FFT 电路中.将FFT 输出取模的平方进行非相干累加并将结果储存在非相干累加SRAM 中.同时根据相干累加次数判断是否计算门限.在每一次非相干累加结束时，将最大值与门限做比较，完成一次判决.
如图2所示，整个电路结构包括多个控制模块和计算模块以及相应的存储单元.文中仅重点介绍部分匹配滤波器组模块、FFT 模块、多普勒补偿模块和门限计算模块.
3.3 部分匹配滤波器组模块设计
设计采用了4ms 相干累加，如果按照图1的结构，则需要长度为2046的I/Q 移位寄存器和2046(码相位)*22(每2046个码相位分成22段)*3(相干累加)w ord 的相干累加SRAM，在第4ms 相干累加时完成每个码相位的FFT 运算；或者将相干累加SRAM 增大为2046*22*4*2w ord(两块SRAM 乒乓操作交替使
用)，则FFT 运算的工作时钟频率可以降低为原来的1/4.文中按照图2的结构，仅需要长度为8184的I/Q 移位寄存器，并不需要相干累加SRAM，并且FFT 运算的工作时钟频率还能降
低为图1方案的1/4.
三种方案的对比如表1所示，文中所使用方案的面积为文献方案1面积的12.8%.
表1 在0.18L m CM OS 的工艺条件下三种方案的对比
方案
文献方案1文献方案2文中方案I/Q 移位寄存器长度204620468184I/Q 移位寄存器面积(L m 2)436207.2436207.21744828.8
相干累加SRA M 面积(L m 2)
14724402380235240完成128点FFT 可用的时间(L s)0.488 1.953 1.953F FT 内部寄存器面积(L m 2)225139.20225139.2面积总计(L m 2)
15385748.4
38459731.2
1969968.0
每个部分匹配滤波器单元如图3所示，由多个部分匹配滤波器单元构成文中的部分匹配滤波器组.部分匹配滤波器的工作过程如下,I/Q 数据输入到分段的I/Q 移位寄存器中，与预先存储的伪码寄存器对应位相乘，之后将相乘的结果全部相加.相加在硬件实现时采用加法树结构实现.
在0.18L m CM OS 的工艺下用Synopsys 的De -sign Compiler 对匹配滤波器组电路进行综合，该电
路的最高工作频率为103MHz，满足捕获引擎工作
时钟的要求.
图3 部分匹配滤波器单元结构
3.4 FFT 模块设计
血液循环系统
捕获引擎设计要求FFT 模块要在1.953L s 的
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微电子学与计算机2009年
时间内完成一次128点FFT 运算，所以该模块采用流水线FFT 的结构，提高数据的吞吐率.FFT 的硬件实现多采用基2和基4的单元结构，而128=2*43，所以文中采用基2和基4混合的结构.基4结构与基2结构相比优点是减少了复数乘法运算,128点FFT 采用基2和基4混合结构需要计算204次复数乘法，采用全基2结构需要计算258次复数乘法，计算量少了54次复数乘法.在硬件实现时，一般采用复用模块的方法，复用模块后，为了结构的规整性，简单的复数乘法例如乘以?j ，也需要使用复数乘法模块，所以在硬件实现128点FFT 时使用混合结构比使用单纯的基2结构复数乘法要减少更多.
如图4所示，文中的128点FFT 采用基2和基4混合、按时间抽取的结构，共分为四级，第一级使用了一个基2的FFT 单元和寄存器堆1，第二级使用了一个复数乘法单元、基4的FFT 单元和寄存器
堆2，第三级使用了一个复数乘法单元、基4的FFT 单元和寄存器堆3，第四级使用了一个复数乘法单元、基4的FFT 单元，最后的结果顺序输出.每一级
内的单元都复用，计算结果寄存在每级的寄存器堆内，寄存器堆填满后就启动下一级的计算.整个FFT 模块数据是顺序进入，经过流水线计算后又顺序输出，从FFT 的第一个数据输入到本次计算最后一个结果输出总共需要262个时钟周期，虽然结果延迟了262个时钟周期，但是由于使用了流水线的结构，每个周期都会有计算结果输出，所以该FFT 模块的数据吞吐率高于完全串行的FFT 结构，平均计算一次128点FFT 需要128个时钟周期.在0.18L m CMOS 的工艺下用Synopsys 的Design Com -piler 对该电路进行综合，最高工作频率为104MHz，面积为577810.7L m 2，约合23.1万个晶体管
.
好爱情就是要算计图4 128点FFT 电路结构
3.5 多普勒补偿模块设计
为了在低信噪比下实现快速捕获，就需要长时间的非相干累加以提高信号的信噪比，而长时间的非相
干累加将导致本地伪码与输入伪码间的相位误差加大，降低累加带来的信噪比增益，所以电路设计时加入了多普勒补偿模块.
多普勒补偿模块的原理如图5所示，模块实时计算每次非相干累加的64个相位的补偿量，然后对非相干SRAM 的地址进行补偿
.
图5 多普勒补偿示意图
3.6 门限计算模块设计
文中根据恒虚警准则，使用的门限如式(11)所示:
Th =R 0#Q -1[1-10T s #lg (1-P f a )/N T p ]+m 0
(11)
式中,T s 表示半伪码周期,P f a 表示恒虚警概率,N 表示FFT 点数,T p 部分积分时间,m 0表示统计均值,R 0表示统计方差,Th 表示门限.
文中,T s =0.489L s ,P f d =10-10,N =128,T p
=0.045ms ,m 0和R 0均由电路计算得出.
4 硬件测试结果
在0.18L m 的CMOS 的工艺下用Synopsys 的Design Compiler 对该设计进行综合，捕获引擎最高工作频率是103MH z，电路规模是3.755mm 2，约合150.2万个晶体管，非相干累加SRAM 的面积是8.514mm 2，总共12.269mm 2.捕获引擎电路的峰值功耗是543.7mW，实际工作的平均功耗远低于该值.
文中硬件设计在Altera 的FPGA Stratix II EP2S180F1020C3上功能验证通过,FPGA 的工作时钟96MH z，采样率6MH z，在设定恒虚警概率为10-10
焓变
，发现概率为90%，信号输入信噪比为
-172dBW 时，文中方法需要80ms 的搜索，测试结果表明文中设计的电路等效于13.1万个串行捕获相关器，捕获速度得到极大提高.
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第2期许诺，等：匹配滤波器组与FF T 结合的伪码快速捕获方案研究
5结束语
文中在部分匹配滤波器组与FFT相结合的算法基础上，根据系统要求，提出一种优化的高速伪码捕获
电路设计方案.该方案具有捕获时间短、平均功耗低、硬件资源少等特点.整个方案测试结果表明该设计完全满足设计要求.
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作者简介:
许诺男,(1982-)，硕士研究生.研究方向为超大规模集成电路设计.
陈培男,(1982-)，博士研究生.研究方向为无线通信IC设计.
王云男,(1982-)，博士研究生.研究方向为无线通信IC设计.
李健男,(1981-)，硕士.研究方向为超大规模集成电路设计.
巴晓辉男,(1980-)，博士.研究方向为无线通信算法.
陈杰男,(1963-)，博士生导师.研究方向为通信、多媒体处理、VL SI设计.
(上接第83页)
经验，开发出了GDBS系统，通过使用结果来看，其理论与设想是切实可行.随着研究的深入与提高, GDBS系统将愈加完善，并得到广泛应用.
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微电子学与计算机,2006,23(10):182-183.
作者简介:
李长刚男,(1980-)，硕士研究生.研究方向为网格计算.谢晓兰女,(1974-)，博士研究生，副教授，硕士生导师.研究方向为网格计算、制造业信息化.
刘鹏男,(1970-)，博士，教授，硕士生导师.研究方向为网格计算、分布/并行处理体系结构.
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