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如何准确进⾏PCIe5.0⾼速测试及误码分析为应对信号衰减问题，PCIe 5.0对信道和连接器损耗与反射提出了更严格的要求，并且对接收器和发送器的均衡也做了⼀些修改。此外，数据速率从16 GT/s提升⾄32 GT/s，翻了⼀番，但对 上升/下降时间变陡、单位间隔(UI)变窄以及插⼊损耗变⼤所引起的问题，却没有提出什么创新的⽅法来补偿。
那么GT/s的提升意味着什么呢?
进⾏全⾯Serdes测试的必要
要确保PCIe 5.0设计符合规范，即所设计产品要通过PCI-SIG主持的合规性⼯作间的PCI-SIG互
操作性测试，⼯程师们必须进⾏全⾯的Serdes测试。PCIe 5.0测试需要的设备包括：误码率测
试仪(BERT)脉冲模式发⽣器(PPG)，⽤于⾼精度的特定信号损伤测量;BERT误码检测器(ED)，
⽤以分析Serdes输出的误码率(BER)；另外还会⽤到采样带宽⼤于50 GHz的实时⽰波器。
⽽对于最复杂的Serdes测试，即链路均衡训练，BERT需要仿真⼀个参考Serdes。PPG和ED必须在PCI e 5.0协议栈的PHY逻辑⼦块级别与被测设备(DUT)进⾏交互(图1)。
图1：PCIe 5.0多层协议栈
32 GT/s时NRZ⾯临的挑战
衰变从16 GT/s的PCIe 4.0架构升级到32 GT/s的PCIe 5.0架构，其最⼤挑战是在BER≤10-12的条件下，能够在⾼达36dB的损耗下⼯作。为了解决与损耗相关的问题，⼤多数运⾏速度超过30 GT/s 的标准都采⽤PAM-4，以将⼯作带宽减少两倍，但代价是信噪⽐降低了9.5 dB以上。不
职业选择理论过，PCIe 5.0技术仍然采⽤逻辑仿真和基带⾮归零(NRZ)调制⽅案，以⾼电平表⽰逻辑 1 ，低电
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平表⽰逻辑 0 。
损耗过⼤可能导致基于PCIe 5.0架构的后均衡眼图开启电压低⾄10 mV。如此⼩的电压摆幅需要⾮常灵敏的电压限幅器。⽽且，为了容纳较长的电路板，当损耗超过-36 dB或信号通过两个或多个连接器传播时，还需要重新配置定时器。
符号间⼲扰和均衡
链路训练可纠正PCIe 5.0中的符号间⼲扰(ISI)。这种训练涉及接收器和发射器之间的通信，可以优化和协调可调节均衡参数，如发射器端的前馈均衡器(FFE)抽头、接收器端的连续时间线性均衡器(CTLE)增益和判决反馈均衡器(DFE)抽头。
发射器FFE以某种⽅式对波形进⾏预失真，可以部分补偿由信道频率响应引起的失真。随着PCIe技术速率的不断提⾼，抖动、噪声、失真、串扰和符号间⼲扰(ISI)也会给设计带来更⼤的挑战。PCIe 5.0眼图在接收器输⼊端可能完全闭合。为了达到BER≤10-12的要求，接收器端设计已变得⾮常复杂，涵盖时钟恢复、发送器和接收器都需要采⽤多种均衡⽅案、敏感的电压限幅器，以及评估⾃⾝BER性能的能⼒等等。 如UI测试显⽰，抖动要求在PCIe 4.0和PCIe 5.0架构中是相同的，但当以⽪秒为单位测量时，抖动要求则成⽐例地提⾼。因此，PCIe 5.0规范要求采⽤分布式参考时钟或公共时钟(CC)架构，⽽这在PCIe 4.0规范中是可选的。
速率从16 GT/s提升到32 GT/s的最⼤困难是最⼤允许损耗从-28 dB增加到-36 dB。结果，PCIe 5.0通道要求被重新定义，因此卡机电(CEM)规范要求附加卡只能使⽤表⾯贴装连接器。
初始发射器均衡测试
要进⾏初始发射器均衡测试，BERT PPG⾸先通过PCIe技术物理层逻辑⼦块协议将请求发送到DUT发射器。BERT PPG将按照每个PCIe架构数据速率下预设的前馈均衡(FFE)向DUT-serdes 依次发送请求。DUT发射器会更改其FFE⽅案并传输信号。
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DUT发送器的输出随后被分割，以便将其信号分别发送到⽰波器和BERT ED。BERT ED作为参考接收器确认预设更改，⽽⽤作PPG辅助输出的BERT则触发⽰波器采集每个信号。⽰波器根据每个FFE预设和数据速率捕获波形；然后，它运⾏SigTest(该软件由PCI-SIG提供，易于安装)，根据合规性要求评估每个波形并显⽰结果。
发射器链路均衡响应测试
发射器链路均衡响应测试⽤于测量DUT发射器响应FFE抽头请求的时间，并确定响应是否正确。在环回模式(loopback mode)下，BERT是参考SERDES。⽰波器确定请求时间tREQ和FFE 抽头变更时间tCHANGE。消耗的时间必须⼩于或等于指定的最⼤值，BASE规定是500
ns，CEM规定是1 µs。
图2：发射器链路均衡响应测试配置图
图2显⽰了测试设置。BERT PPG的输出被分割，以便将信号分别传送到DUT接收器和⽰波器。DUT发射器的输出也经过分割，其信号被分别发送到⽰波器和作为参考接收器的BERT ED。
接收器链路均衡测试
PCIe 5.0接收器在PHY层有⼀项合规性测试，即通过在链路均衡测试中使⽤受压信号来同时评估链路训练和接收器受压容限。BERT PPG传输的测试信号包括随机抖动(RJ)和正弦抖动(SJ)，
以及正弦差模⼲扰(DMI)和共模⼲扰(CMI)。⼀个可变ISI测试板具有多个差分迹线长度，在0.5dB 步长范围内，其损耗从34 dB⾄37 dB，适⽤于各种损耗和ISI。测试信号的校准则由⽰波器完成。
BERT PPG将带有⼲扰噪声的信号发送到可变ISI板，后者的输出连接到合规基板(CBB)上，以仿真系统板在最坏情况下的性能。测试信号通过CBB传播到CEM连接器，然后再传播到附加卡和DUT接收器。BERT PPG通过参考时钟对信号施加抖动。DUT发送器的输出被传送到BERT ED，后者测量BER并⽤作链路训练的参考接收器。
受压眼图校准
受压信号的校准涉及信号损伤应⽤和连续时间线性均衡(CTLE)的优化。必须为每个BERT PPG 预设校准受压信号，⽽且每组FFE抽头都必须符合规范。为了最⼤程度地提⾼均衡⽅案的压⼒，信号损伤应按特定顺序进⾏评估。所需的RJ⽔平和允许的损耗范围、SJ、DMI和CMI，都要添加到信号中，以获得所期望的EH12和EW12。
接收器链路均衡BER测试
⼀旦配置了BERT PPG参考发射器，并以最坏情况下压⼒和优化的FFE进⾏校准后，接收器链路均衡测试就相对容易得多。DUT-serdes按照链路训练状态和状态机(LTSSM)配置系统以最⼤可能的数据速率运⾏(图3)。DUT接收器检测来⾃BERT PPG的传输信号，并进⼊环回模式。
图3：LTSSM对系统信道进⾏配置以便可以在最⾼数据速率下运⾏。
⼀旦进⼊环回模式，DUT发送器将请求BERT PPG的FFE预设。DUT通过LTSSM⼯作，在尝试不同的BERT PPG FFE预设时，通过更改其接收器均衡⽅案来优化链路均衡。
BERT ED则在整个过程中监测BER。BER测试⼤约需要⼀分钟的时间，这个时长⾜以让PCIe 5.0系统传输 2×1012 位数据。由于PCIe 5.0规范指定了接收器性能，但没有明确均衡技术，因此最终的预设可能与校准期间获得的预设有所不同。DUT的BER必须⼩于10-12才能符合PCIe 5.0规范，如图4所⽰。
发送器PLL带宽测试
PCIe 5.0发射器以100 MHz参考时钟(RefClck)频率运⾏。通过⼀个锁相环(PLL)得到参考时钟与数据速率的乘积。串⾏器使⽤数据速率时钟将较低速率的数据锁存到符合PCIe规范的⾼速串⾏
数据信号中。
图4：在Anritsu MP1900A上显⽰的PCIe 5.0接收器链路均衡BER测试结果。
PLL带宽测试可测量DUT-发射器的抖动传递函数，验证附加卡PLL带宽和峰值是否在允许范围内，并且符合CEM附加卡规范要求。
DUT接收器的-3 dB衰减必须在指定的频率范围内，并且不会出现过度峰值。发送器PLL和接收器时钟数据恢复(CDR)电路之间存在互补关系。由于接收器在其CDR带宽以下的频率点具有很好的抗抖动性，⽽在CDR带宽以上的频率点容易受到抖动的影响，因此发送器PLL必须在⾼频下滤除抖动，才能使系统以所需的BER⼯作。
该测试通过BERT亚速率(subrate)时钟输出将SJ应⽤到DUT参考时钟上，其思路是在跨越指定PLL滚降频率(rolloff frequency)上应⽤SJ的校准幅度，并测量每个频率下DUT发送器的输出抖动。
⽰波器在跨越PLL滚降频率上校准所施加的SJ幅度，并针对所施加SJ的每个频率测量其输出周期性抖动(PJ)幅度。PCIe 5.0指定了-3 dB衰减会发⽣的频率允许范围以及峰值抖动幅度的允许范围。
接收器抖动容限测试
边界效应接收器抖动容限测试(JTOL)是对发送器PLL带宽测试的补充。在PCIe 5.0规范中，JTOL不是必需的，但它是评估接收器承受不同振幅和频率抖动能⼒的⼀种好办法。
再次强调，受压信号是最坏情况下的信号，但也是合规信号，它带有符号间⼲扰(ISI)、随机抖动(RJ)、DMI和CMI。作为⼀种调试技术或性能裕度分析，JTOL可以采⽤任何均衡⽅案来执⾏。之后，再根据幅度-频率模板将SJ添加到信号中(图5)。
图5：幅度-频率模版
⾼振幅抖动应⽤于低频，⽽低振幅抖动应⽤于⾼频。1 MHz⾄10 MHz的衰减遵循指定的CDR频率响应，BER可以根据模板测量。对于所有幅度-频率对，DUT接收器都应遵从BER≤ 10-12的
要求。
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