性能测试
第3l卷第3期
2011年3月
核电子学与探测技术
NuclearElectronics&DetectionTechnology
V ol_31
Mar.
No.3
201l
基于FPGA进位链TDC延时模型的
建立与性能测试
康晓文，刘亚强，崔均健，杨章灿，金永杰
(清华大学工程物理系粒子技术与辐射成像教育部重点实验室，北京100084)
摘要：引入飞行时间信息，可以提高正电子断层显像仪(PositronEmissionTomography,PET)系统的 性能.电子学时间数字转换(TDC,Time—to—DigitalConvertor)设计是其中一项关键技术.论文针对进
位链(CarryChmn)TDC设计，建立了TDC的延时模型，推导了进位链TDC的延时公式.基于模型，通过
调整关键信号的参数，比较了调整前后的TDC性能，在EP2C20Q240C8N芯片上实现和提升了进位链
TDC的性能，最小测量间隔为69ps，测量误差小于2LSB，能够满足TOF测量时间精度的要求，并验证了
模型公式的正确性.对TI)C的测试方法选用高精度同轴电缆进行间接测量，解决了在缺乏ps 级高精度
测试设备情况下的时间精度测试问题.
关键词：可编程逻辑器件；时间测量；飞行时间
中图分类号:R197.39文献标识码:A文章编号:0258-0934(2011)03-0267-07
近几十年，出现了许多重要方法以提升
TDC的时间分辨率…，这些方法可归纳为两种
思路：一是产生更小的时拍(或时间分度),
测量时间间隔；二是将待测时间”放大”，在现
有精度下测量.
图1时间测量的发展历程
收稿日期:2010—03—23
作者简介：康晓文(1982一)，男，内蒙古人，博士研究
生，研究方向：核电子学.
267
第一种思路如图1中红支路所示，参考
时钟，同轴电缆延时线，以及ECL电路设计都旨在构造一个精准的时拍，测量时间间隔.近
年来，发展较快的一个方向是插值法.其将大
步长计数和精密测量结合起来，既能获得较大的动态范围，也能达到较高的时间精度.对于
插值法，延时单元的一致性，精准度决定了TDC的时间分辨能力.因此，人们将目光投到
专用集成电路(ASIC)J，可编程逻辑器件(FPGA)卜15]，以及互补金属氧化物共同构成的数字集成电路(CMOS)¨墙J，利用这些工艺
技术，以实现更精准的时间延时.例如：专用集
成电路阻容延时线引,QuikLogic的逻辑门延时和缓存延时单元，级联延迟链(Cascade Chains)73，多位乘法器逻辑门延时，多位加法
器的进位链【1等等.此外，还有一些设计利
用锁相环和数字锁相环作为延时单
陈峰伟
兀.
第二种思路如图l中绿支路所示，即如
何将待测时间间隔”放大”，使之能够在现有精度下测量.从最早的模拟时钟拉伸，发展到数
字时钟拉伸.模拟拉伸方法以双斜率和放大增益为代表；数字拉伸方法包括：利用双插值振荡环插值或双振荡环来实现的游标卡尺方法.
值得关注的是，图1中蓝绿支路结合处的袁行霈
基于双插值的游标卡尺TDC]，将插值法中
的精准延时与数字延时方法结合起来，可用CMOS工艺在片上集成实现，成为TDC未来发展的趋势.参照图1的TDC发展历程，本文采用的进位链方法属于第一种思路下的插值法, 采用FGPA内部的进位链(CarryChain)作为基本延时单元进行高精度时间测量.
dasein1方法
FPGA内部基本逻辑单元(LE)以紧凑的尺
寸提供高效的逻辑功能，包含：输入查表(LUT)，同步使能的可编程触发器，进位链和级联链.其中的进位链可作为TDC测量的最小
单元，将它的进位输出与下一单元的进位输人相连，形成串行联接，产生进位传播.每级传播
时间表现在查表与进位链上的功能延时，以及进位链间的走线消耗.每级时间总消耗构成TDC测量时间的最小时间分度.
如图2所示，使用串行多位加法器将专用
268
进位链级联.串行进位加法器的每位加和值依
赖于上一位的进位信号.加法器位数越宽，进
位链越长，计算延迟越大.进位链的长度与整
个加法器的位数呈单调关系，因此可以通过加
法器的位数输出判断输入信号的延时间隔，参
见图3进位链时序图.
stan
Carry
/chainE
nCoder
\轳
图2进位链TDC原理示意图
st
Add
Add
图3进位链TDC时序不意图
1.1进位链TDC延迟模型
本文使用Ahera公司的CyclonelI系列芯
片.针对该芯片系统结构，建立如图4所示的
进位链TDC延迟模型.TDC需测量Start信号
与Stop信号的时间间隔.先对Start与Stop信
号的传递路径进行延时分析.具体方法如下:
当Stop与Start信号的间隔在测量范围内时，必
然存在一个N，使得第N+1个LE输出为0，第
N个LE的输出为1.根据图4所示的延时模
型，分别得到Start,Stop信号从FPGA输入，经
过N个LE，到FPGA输出的路径消耗时间，两之间的关系.
者做差即可得到所求目标值与芯片内部各延时
图4进位链TDC延时模型
陈小同现状
Start信号在FPGA内的传输路径，可概括
为四个过程.第一过程,Start信号通过FPGA
焊盘，经IO快速通道互联，沿芯片内部走线到
达LE基本单元.第二过程是串行进位加法的
运算过程，在同一LE内，分为查表功能延时
和本级LE进位链延时；在不同LE间，表现为
级间进位链走线延时.第三过程，停止信号触
发，读出进位结果，本级进位输出经探针
(COMB)传递给内部寄存器.当Stop信号上升er工具进行布局延时调整. Stop信号经过引脚寄存器后，需要连接到
128个LE上，图5显示了Stop信号到不同LE
中的触发器之间的输入延时.注意到公式(4)
中Stop信号的走线时间的均匀性将直接影响
TDC最小延时单元的均匀性，因此对这一关键路径上Stop信号进行布局调整，以比较TDC的性能变化，调整结果对比见图6所示.
2硬件平台测试
硬件调试平台如图7所示.FPGA芯片采
用Altera公司的CycloneIIEP2C20Q240C8N, 系统时钟采用125MHz.信号发生器通过同轴
电缆提供两路信号给FPGA的Start和Stop引脚,Stop信号连接不同长度的同轴电缆线就可269
获得不同的延时.
图5Stop信号到不同LE之间的延时020*********】20140
同轴电缆长度口
图6Stop信号路径调整前后对比
信号发生器
Tcktronic
AFG3252
采样率:2GS/s
带宽:240MH:
上升时间:(2.5ns
同轴电缆
示波器TektronicIMS04104网豁连接
采样率:5GS/s
带宽:1GHz
记录长度:10M点
图7同轴电缆标定平台
对于TDC的测试，采用间接测试的方法.
第一阶段，采用TektronicAFG3252信号发生器发出同步待测信号.其采样频率为2GS/s，同人机界面设计
步信号幅度为2V，上升时间小于2ns.在延迟
路径上连接1m以上的不同长度同轴电缆，以270
标定单位长度同轴电缆的信号延时.测试端使用示波器TektronicMSO4104，采样频率为5 GS/s，采样间隔点为200ps，如图7所示.
第二阶段，采用高精度的同轴电缆测试
TDC.由第一阶段标定的单位走线延时进行换算，得到ps级的真实时间间隔以测量TDC的性能，如图8所示.
信号发生器
Tektroni.X(cm)
AFG3252一……～
采样率:2GS/s
带宽:240MH:
上升时间:<2.5ns
EP2c20Q24OC8测试实验板
同轴电缆
图8TDC同轴电缆测试平台
2.1同轴电缆时间测试标定
为了测得单位长度下同轴电缆的传输时泵效率
间，由采样率为2GS/s的TektronicAFG3252信号发生器分别发出两路同步指数信号，上升时间小于2rl
s，通过如图7所示的实验平台测得待测同轴电缆与对照路径的时间间隔，选取测试信号上升峰值的75%作为时间触发测试点, 从而测得同轴电缆的延时时间.考虑到采样率5G/s示波器的测试精度仅为200ps，为了能够达到所需要的精度，选择1m以上的同轴电缆线进行测试，以尽量减小单位长度的测量误差. 表1同轴电缆长度延时表
同轴电缆长度/cm延时/ns
1oo
166
200
250
3oo
6.3
9.6
11.4
13.9
16.5
根据最小二乘法拟合得到线性方程:
Y=0.051x+1.1758
R=0.9999(6)
不确定度分析：示波器的测量200ps；直尺
长度的测量，误差在0.05em；信号发生器波形抖动(TimeJitter10ps)；同轴电缆工艺的不均
匀性；环境因素等引起的仪器测试系统误差. 本实验误差主要来源于两个仪器：示波器与直尺.标定的目标是单位同轴电缆长度的延时, 即单位长度测量值t.它由测量值，间接求∞”:2∞
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得，测量公式如下:
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豫公网安备41160202000603
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