Doc Scope : Cadence 16.5
居民收入十年翻一番Doc Number : SFTEC12薄层谱007
Author : Daniel Zhong
Create Date : 2012-04-10
Rev : 1.00
表格
图
1Cadence Allegro PCB SI简介
Allegro PCB SI是Cadence SPB系列EDA工具之一，针对电路板级的信号完整性和电源完整性提供了一整套完善、成熟而强大的分析和仿真方案，并且和Cadence SPB的其他工具一起，实现了从前端到后端、约束驱动的高速PCB设计流程。 信号完整性和电源完整性的仿真按照在这个设计流程中所处的阶段可以分为前仿真和后仿真，本文会介绍Allegro PCB SI在前仿真阶段基本的设计流程和操作步骤，并重点介绍其中的配置和模型加载环节。
1.1高速PCB设计流程
传统的PCB设计流程如下图所示：
图 1：传统的PCB设计流程图
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而引入的Allegro PCB SI仿真工具后的设计流程改进为：
图 2：Allegro PCB SI高速PCB设计流程图
2Allegro PCB SI的前仿真
前仿真，顾名思义，就是布局或布线前的仿真，是以优化信号质量、避免信号完整性和电源完整性为目的，在众多的影响因素中，到可行的、乃至最优化的解决方案的分析和仿真过程。简单的说，
前仿真要做到两件事：其一是到解决方案；其二是将解决方案转化成规则指导和控制设计。
一般而言，我们可以通过前仿真确认器件的IO特性参数乃至型号的选择，传输线的阻抗乃至电路板的叠层，匹配元件的位置和元件值，传输线的拓扑结构和分段长度等。
使用Allegro PCB SI进行前仿真的基本流程如下：
■准备仿真模型和其他需求
刘西文■仿真前的规划
■关键器件预布局
■模型加载和仿真配置
■方案空间分析
■方案到约束规则的转化
2.1准备仿真模型和其他需求
在本阶段，我们需要为使用Allegro PCB SI进行前仿真做如下准备工作：
■获取所使用元器件的仿真模型
碳酸镁
■获取所使用连接器的仿真模型
■获取所使用元器件和连接器的器件手册和用户指南等相关资料
■获取所需的规范文档
■了解相关电路和接口工作原理
■从上述文档资料中提取与信号完整性相关的要求
待业青年■当需要时，预先创建拓扑样本
■当需要时，预先创建相对于不同阈值电压的眼图模板
■当需要时，预先创建自定义测量
下面，我们会以一个实际的电路板为例，介绍前仿真在Allegro PCB SI 16.5中的具体执行过程。
案例电路板：DDR3带寄存器内存条（RDIMM）B0公版，其原理图和brd设计文件可以在JEDEC网站上下载，下载链接为：/system/files/docs/design/DDR3/PC3-RDIMM_V072_RC_B0_20090713.zip
。 编者注：以上链接需要在JEDEC网站注册成功后才能下载。
对于DDR3内存条，它的分类有多种，RDIMM、UDIMM、SODIMM、MicroDIMM等；每一种类型又根据配置的不同（主要是所使用的内存芯片的数目和位宽的不同）分成多款公版（Raw Card）。分类的细节编者就不在此详述，如需了解可参阅JEDEC相关规范或其他相关文章。
对于RDIMM，从内存控制器发送过来的时钟和地址、命令、控制信号都会先经过内存条上的寄存器寄存，然后再发送到内存芯片。所以在RDIMM内存条上，寄存器和内存芯片上的时钟和地址、命令、控制信号就构成了一个时域系统。在本文中，我们将针对这个时域系统进行仿真和分析。而对于数据类信号（数据、数据选通和数据掩码），需要通过金手指、内存插槽、主板上的信号线和内存控制器相连，文本将忽略对其的仿真和分析。
根据上文所述，本文中我们只关心寄存器和内存芯片的地址、命令、控制和时钟信号的时域系统，所以模型文件和文档资料也只需要准备与这部分系统相关的即可。
2.1.1 获取所使用元器件的仿真模型
DDR3的寄存器多数由TI或IDT提供，但TI或IDT并没有在其上公开提供IBIS或Hspice仿真模型，我们可以向TI或IDT询问索要寄存器的IBIS模型；而内存芯片的IBIS模型可以在Samsung、Micron、Hynix、Elpida等公司的网站上到，各个厂商的模型虽然在参数曲线上有少许区别，但其特性都符合JEDEC的DDR3规范，都可在RDIMM设计上使用，我们选择一个类型相符（位宽、容量、管脚数目、堆叠与否）的即可。
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