DDS + PLL Experiment
一.Introduction
频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成技术历经了早期的直接合成技术（DDS）和锁相合成技术（PLL），发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。 常见频率合成方法主要有3种：
(1) 直接合成法，它利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。
(2) 应用锁相环PLL（Phase Locked Loop）的频率合成，虽然具有工作频率高、宽带、频谱质量好的优点，但频率分辨率和转换速率都不够高。
(3) 最新的频率合成方法是直接数字频率合成DDS（Direct Digital Synthesis），是从相位概念出发直接合成所需波形的一种新的频率合成技术。它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术。当累加器的Ｎ很大时，最低输
出频率可达Hz、mHz甚至μHz 级。也就是说：DDS 的最低合成频率接近于零频。如果fc 为50MHz, 那么当N 为48 位时，其分辨率可达179nHz。转换时间最快可达10ns 的量级，这都是传统频率合成所不能比拟的。
DDS 的两个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率，致使合成频率不能太高，输出信号的频率上限基本上是在HF 或VHF 频段上，比PLL 合成技术以及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不如PLL。从基本原理而言，PLL 是模拟的闭环系统，而DDS 是全数字的开环系统，二者是两种不同的频率合成技术，采用将二者结合构成DDS+PLL组合系统来互相补充，可以达到单一技术难以达到的应用效果。
DDS＋PLL的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。
（1）DDS/DS混合方案
用DDS在较低的频段上合成f Dmin~f Dmax，再与一个较高的频率f L进行混频，经上变频后，得到较高频段上的输出频率为f0=(f L+f Dmin)~(f L+f Dmax)，如图1所示。
这种混合方案的性能与PLL相差不大，所以仍具有分辨力低、杂散大的缺点。另外它的设备相对复杂。
（2）PLL内嵌DDS的混合方案
这种组合方案如图2所示，其输出频率为：f0=N f r +f DDS。在这种方案中，因为DDS具有很高的频率分辨率，因而PLL可采用高的鉴相频率，从而提高PLL的频率转换时间，由于DDS的输出不经锁相环倍频，因而该方案具有低的相位噪声和优良的杂散性能。
图2
PLL 内嵌DDS 混合方案
但是由于f DDS 频带窄，f 0 和f DDS 混频后的频带与f 0频带会有所重叠。 （3）DDS 激励PLL 的倍频方案
伏羲八卦拳
图
3 DDS 激励PLL 组合方案
该方案用DDS 作为激励信号，PLL 设计成倍频环，如图3所示：其中
DDS 在某个频率附近产生精细的频率步进，而PLL 则将DDS 产生的信号倍到所需的频率范围内。
二. Experiment Equipment
在本次实验中采用的是DDS 作为激励信号，去直接驱动PLL 。通过采用高的鉴相频率（DDS 输出频率）来提高PLL 的转换速度，并利用DDS 的高分辨率来保证小的频率间隔，同时PLL 的低通滤波性能
对DDS 的带外杂散有抑制作用。
图4 DDS+PLL 实验装置图
电路实现为：DDS 信号是由FPGA 和D/A 共同产生，其示意图如下图：
图5 DDS 信号产生
其中LP1为截止频率为48MHz 的滤波器。
PLL 部分采用的是整数型锁相环（Integer Divider PLL ），选取的是模拟器件公司（Analog Device Co.）的ADF4111，该芯片在模拟机中被广泛使用。LP2为环路滤波，采用常用的3介无源滤波器。VCO 部分采用的是TC700上的U1段的VCO 。
三. Experiment Process And Data
表一 测试频点
TX 420.00MHz 441.00MHz 424.00MHz RX
378.00MHz 399.00MHz 382.50MHz
1. 测量TC700上VCO 输出的信号质量。
采用TC700上的TXVCO 和RXVCO 做测试，测试示意图如下图：
图 6 VCO 输出信号质量测试图
用综合测试仪来对VCO 输出信号的输出频率，剩余调频，邻道功率进行测试，具体结果见下表：
表二 VCO 输出信号质量测试 Frequency (MHz)
Noise (300Hz-3kHz)
Noise (50Hz-15kHz)
Adjacent Channel Power Ratio (Narrow
Band)
Adjacent Channel
Power Ratio (Wide
Band) Upper
-64.72 Upper -64.11 378.00 18Hz 44Hz Lower
-65.11 Lower -65.00 Upper
-63.87 Upper -64.00 420.00 15Hz 42Hz Lower
-63.06
Lower
-63.87
2. 测量DDS 信号质量。
DDS 有FPGA 和D/A 共同生成，然后经过低通滤波器，送到综合测试仪上进行测试，测试示意图如下：
图 7 DDS 信号测试图
用综合测试仪来对VCO 输出信号的输出频率，剩余调频，邻道功率，输出谐波进行测
试，具体结果见下表：
表三 DDS输出信号质量测试
Frequency (MHz)
Noise
(300Hz-3kHz)
Noise
(50Hz-15kHz)
Adjacent Channel
Power Ratio (Narrow
Band)
Adjacent Channel
Power Ratio (Wide
Band)
Upper-66.82 Upper -67.71
8.30 23Hz 42Hz
Lower-67.06 Lower -68.10
表四 DDS输出信号谐波测试
Frequency (MHz) 8.30 16.60 24.90
聚丙烯腈Power(dBm) 0.3 -46.25
-63
FPGA产生的信号经过D/A后输出，然后经过一个低通滤波器。经D/A输出的谐波出
现在103.49MHz，经过滤波器后被衰减了72dB。
表五 DDS输出信号的杂散测试
Frequency(MHz) 8.10 8.20 8.30 8.40 8.50 Power(dBm) -62.30 -61.30 0.30 -65.30 -65.30
3.通过调整环路参数，来获得快的锁定时间，良好的相位噪声和邻道功率。
环路采用常见的3介无源滤波器。
图 8 3介无源滤波器
C1主要是滤波作用，滤出其高频成分；R1，C2起建立锁相，稳定环路和确定锁定时间；
R3,C3主要是优化滤波，当然整个环路参数共同来决定锁定时间。
⑴. C1=1000 pF，C2=0.1 uF，C3=470 pF，R1=100Ω，R3=20Ω
Table Six Change Time Test
Frequency(MHz) Change Time (@CV
Test Point) Change Time (@Lock Point)
378->399 83.2
us 198用什么来报答母爱
us 399->378 72.8
us 214
us 378->420 1.10 ms 1.56 ms
420->378 752 us 1.43 ms
当前F PFD=4.2 MHz，环路带宽为15.6 kHz，Phase Margin=43.5 Deg。
⑵. 将R3改为200Ω，测试锁定时间
Table Seven Change Time Test
Frequency(MHz) Change Time (@CV
Test Point) Change Time (@Lock Point)
免费论文下载378->399 243us 670
us
399->378 196 us 740 us
378->420 1.23
ms 1.16ms
420->378 1.16
us 1.50
ms
将C2=0.01 uF，在CV测试点，测得频率从378->399锁定的时间为370 us； C2=4700 pF，在锁定检测测试点，测得频率从378->399锁定的时间为178 us；C2=0.22 uF，在锁定检测测试点，测得频率从378->399锁定的时间为765 us。荀子 宥坐
选取合适的R1，如果选取不合适，则环路建立不稳定，出现了锁2次的现象，如下图所示：
图 9 在锁定检测脚测试当前环路的锁定情况
出现这种情况是由于建立锁相的时间太短，造成环路不稳定，出现锁2次的现象。C2应该大些，这样滤波效果好些。
⑶. C1=0.1 uF，C2=0.47 uF，C3=4700 pF，R1=200Ω，R3=400Ω
在当前参数下测的f=373.50MHz的剩余调频，邻道功率。
剩余调频： 87Hz (300Hz-3kHz)
343Hz (50Hz-15kHz)
邻道功率： -34.55/-33.77 (Narrow Band)
民间慈善
-17.33/-16.92 (Wide Band)
将C3去掉，则测试f=373.50MHz的剩余调频，邻道功率。
剩余调频：88Hz (300Hz-3kHz)
356Hz (50Hz-15kHz)
邻道功率： -30.41/-29.90 (Narrow Band)
-20.60/-22.08 (Wide Band)
将C1去掉，则测试f=373.50MHz的剩余调频，邻道功率。
剩余调频：88Hz (300Hz-3kHz)
378Hz (50Hz-15kHz)
邻道功率： -38.13/-37.59 (Narrow Band)
-35.6/-34.95 (Wide Band)
从上可以看出，减小环路滤波电容即增大环路带宽，宽带的邻道功率反而变好了，经分析为：杂散主要出现在25kHz的带宽外，将环路变窄，则杂散向25kHz处靠拢，造成邻道功率下降。从剩余调频来看，噪声主要在3kHz以外，环路滤波电容大则滤波效果好。
在当前环路条件下，测试锁定时间，测试结果见下表：
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