第28卷 第3期2005年9月 电 子 器 件
Ch inese Jou rnal of E lectron D evices
V o l128N o.3
Sep.2005
D esign and I m plem en ta tion of D irect D ig ita l Frequency
Syn thesis Si ne W ave Genera tor Ba sed on FPGA
YU Y ong,ZH EN G X iao2lin
(Colleg e of B ioeng ineering,Chong qing U niversity,Chong qing400044,Ch ina)
Abstract:B ased on FPGA and D A ch i p,a sine w ave generato r that frequency and p hase is con tro llab le is designed w ith direct digital frequency syn thesis(DD S)techno logy.T he p rinci p le and structu re of DD S is expounded,and also the design th ink ing and i m p lem en tati on m ethod.T he ou tp u t w ave by test ach ieves the requ ired ai m s,easy con tro l and h igh p erfo rm ence.It is p roved that the design based on FPGA w ith DD S is dep endab le and feasib le.
Keywords:direct digital frequency syn thesis(DD S);field p rogram ab le gate array(FPGA);sine W ave gener2 ato r
EEACC:1130B
余 勇，郑小林
(重庆大学生物工程学院，重庆市400044)
摘 要：利用FPGA芯片及D A转换器，采用直接数字频率合成技术，设计实现了一个频率、相位可控的正弦信号发生器，同时阐述了直接数字频率合成(DD S)技术的工作原理、电路结构，及设计的思路和实现方法。经过设计和电路测试，输出波形达到了技术要求，控制灵活、性能较好，也证明了基于FPGA的DD S设计的可靠性和可行性。 关键词：直接数字频率合成(DD S)；现场可编程门阵列(FPGA)；正弦波信号发生器
中图分类号:TN402 文献标识码:A 文章编号:1005-9490(2005)03-0596-04
在电子、通信等领域，高精度、高分辨率、宽频率范围的信号源有着广泛的应用，一般的信号源设计都采用频率合成技术，传统上采用锁相环(PLL)电路进行设计，随着直接数字频率合成(DD S)技术的发展，很多芯片公司都开发出了自己的DD S专用集成芯片，同D A转换器和低通滤波器(L PF)一起便可以组成任意波形信号的发生器[1-2]。
近年来现场可编程门阵列(FPGA)技术得到了迅速的发展和广泛的应用，其资源容量、工作频率以及集成度都得到了极大的提高，使得利用FPGA实现某些专用数字集成电路得到了大家的关注，而基于FPGA实现的直接数字频率合成器则更具其优点，有着灵活的接口和控制方式、较短的转换时间、较宽的带宽、以及相位连续变化和频率分辨率较高等优点，其也为设计者在此基础之上实现电路集成提供了另一种方法。
1 直接数字频率合成(DD S)工作原理直接数字频率合成(D irect D igital F requency
收稿日期:2005203209
作者简介：余 勇(19782)，女，在读硕士研究生，主要研究方向是医疗电子技术及M E M S在生物医学中的应用, sarah2yu@126
出发直接合成所需要波形的一种新的频率合成技
术[6]。以正弦波信号发生器为例，利用DD S技术可
以根据要求产生不同频率的正弦波，而且可以控制
其初始相位和信号幅度，同样也可以利用DD S技术
产生任意的波形。其原理如图1所示。
图1 基于FPGA的DD S正弦信号发生器原理图
DD S电路一般包括系统时钟、相位累加器、相
位调制器、ROM查表、D A转换器和低通滤波器
(L PF)。输入的频率控制字(X)称为相位步进量，作
大过天
为相位累加器的增量；输入的相位控制字通过相位
调制器来设置正弦波的初始相位；系统时钟则对相
三星w539
位累加器、相位调制器和D A转换器提供时序控
制[4-5]。
相位累加器由N位全加器和N位累加寄存器
计算机光盘软件与应用级联而成，对频率控制字的2进制码进行累加运算,
是典型的反馈电路。在每个系统时钟沿Fclk的控制
下,N位加法器将频率控制字X与累加寄存器输出
的相位数据相加，把相加后的结果再送至累加寄存
器，累加寄存器中新的相位数据既反馈到加法器的
输入端，以使加法器在下一Fclk时钟周期中继续与
频率控制字X相加，同时累加寄存器的高M位数
值，将作为查ROM表中取样数据的地址值。
ROM查表中储存着一个完整周期的正弦波
幅度信息，通过取得的采样地址值进行查表，从
ROM表中输出相应的波形采样数据(F out)，送入D
A转换器,DA C输出阶梯波形，再通过低通滤波器
将波形数据转换成符合要求的模拟波形。其过程如
图2所示。
其中步长的概念即为对数字波形查表的相位增
量，由累加器对相位增量进行累加，每个时钟周期产
生的累加器的高M位数值作为查表地址，两个查表
周期之间就存在一个相位增量，当相位累加器加满
时就会产生一次溢出，即相位寄存器每经过2N X
个Fclk时钟周期后回到初始状态，相应的ROM查
表经过一个循环回到初始位置，整个DD S系统输
出一个正弦波，这样就完成了一个波形采样值的查
表和输出，这个周期就是DD S产生波形的一个频率
图2 波形产生过程
周期。
2 DD S正弦波发生器的设计思路
首先要按照一定的采样点数将正弦波形一个周
期的数据信息存于ROM表中，表中包含着一个周
抗体效价期正弦波的数字幅度信息，每个地址对应正弦波形
中0～360°范围内的一个相位点的幅度值，查表
时即是把输入的地址相位信息映射成正弦波幅度的
数字量信号，以驱动D A转换电路。采样值可以通
过C语言实现。
in t i;
深圳市龙华区基础教育float s;
fo r(i=0;i<4096;i++)
{
s=sin(atan(1)383i 4096)310000;
s=ab s(s);
}
DD S方法通过查表输出信号的频率可由下式
给出:
F out=(X×[Fclk]) Y; 其中Y=2N;
其中频率控制字与输出信号的频率成正比，因
此可以通过改变寻址的步长来改变输出信号的频
济南铁路局率，因为在确定了累加器的位宽N和寻址位宽M,
以及系统时钟Fclk后，随着步长X的增加，在每次
累加器循环的一个周期中，输出的M位查表的地址
个数就会减少，相应输出一个周期波形的时间也就
会减少，输出信号的频率相应增加，这即是DD S的
方法。
但随着步长和输出频率的增加，输出信号的采
样点数会减少，会降低产生波形的精度和平滑度，因
此也限制了输出信号的最高频率Fm ax，而且由取
样定理可知，所产生的信号频率不能超过时钟频率
的一半，在实际运用中，为了保证信号的输出质量,
输出频率不要高于时钟频率的33%，以避免混叠或谐波落入有用输出频带内。
因此对于步长的要求即为:
X =(F out ×2N
) [F clk ]; 当F out =F m ax 最大时，步长也为最大;
DD S 的频率分辨率定义为(即在最小的步长为1时的频率输出):
F m in =[Fclk ] Y ; 其中Y =2N
;
其中系统时钟和位宽N 不仅决定着频率的分辨率，也关系着D A 转换的频率，位宽N 越大、时钟Fclk 越低，分辨率越高，但系统时钟变低，也会降低最大的输出频率，以及一个周期波形的采样数值的输出个数。
对于初始相位设置的实现，只要是从输入的相位控制字的起始地址开始对ROM 表进行查输出即可；对于幅度也可实现控制，只要对ROM 表输出后的幅度值乘以一个系数即可实现。其累加器如图3所示。
图3 累加器图示
关于D A 转换器的输入位数(P )，可根据对输出模拟信号波形的精度要求来确定，其精度即为1 2P
。一般情况下ROM 查表的位宽M 要比D A
转换器的精度多2～4位。
可见，通过设定相位累加器位数N 、频率控制字X 和系统时钟[Fclk ]，就可以实现产生任一频率
的信号输出，改变ROM 表中存储不同的波形数据，采用DD S 方法就可以实现输出不同的波形信号。
3 直接数字合成在FPGA 中的实现
目前的FPGA 技术得到了极大的扩展，资源容量和工作频率都有了很大的提高，市场中X ilinx 和A ltera 公司的FPGA 芯片都是很好的选择。而且其
都支持主流的硬件编程语言V HDL 和V erilog 。
考虑到本系统的规模以及以后的扩展需要，本设计中的DD S 电路采用V HDL 硬件描述语言来实现，采用V HDL 语言设计的模块以后可以方便的进行修改、扩展和移植到不同的FPGA 芯片中[3]。
采用FPGA 设计，首先其输入、输出接口方案都需要仔细考虑好，确定其输入和输出的数据量和控制量、位数、I O 位置等，以及和外围电路的接口及控制时序、控制方式等。
在FPGA 中实现ROM 表的资源是有限的，并且ROM 表的大小随着地址位数和数据位数的增加成指数
递增关系，因此在满足采样信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。在实际设计时我们充分利用了正弦信号周期内的对称性和算术关系来减少ROM 表资源的开销，因此通过一个正弦表的前1 4周期就可以通过相位变换得到其整个波形周期的采样值，这样就节省了将近3 4的资源。
在FPGA 中，相位累加器和相位调制器都可通过加法器来实现。如果要实现对幅度的调制则可在正弦查表后插入一个乘法器来实现。在用FPGA 设计的过程中，整个流程都采用系统时钟Fclk 产生和控制，所以其各个部分的时序和同步性需要认真对待，还有考虑到加法器以及乘法器等对资源的使用情况，进位链或流水线技术都可以考虑进行利用。
根据本设计的要求，输出波形的幅度精度为011%，我们设计采用位宽P =10位的DA C 来进行
波形的数模转换，分辨率可以达到1 210=1 1024，因此正弦ROM 查表的地址位宽我们选择M =12，寻址范围可达212=4096个点，我们通过正弦波
的对称性，取得其波形1 4周期的采样值512个数
据存于ROM 查表中。
根据设计要求分辨率达到1H z ，输出频率范围在0～100kH z ，既要实现平滑稳定的正弦波形，又要
合理利用资源，所以我们设计采用Fclk =15M 的系统时钟，累加器的位宽N =24，而且该转换频率下的D A 芯片价格较适中。
由此计算频率的分辨率:
F m in =[Fclk ] 2N
=15M 224
; 完全可以满足
1H z 的需求;
在最大输出频率F m ax =100KH z 时，其最大步长可达:
X m ax =([F out ]×2N
) [Fclk ]=(100k ×224) 15M =0X ″1B 4E 8″;
因此最大频率输出时每个周期波形的输出采样值个数为:
224 X m ax =150；基本满足要求。
由此我们确定频率控制输入字X 的位数在20b it ，即可实现0
～100kH z 的调制，相位控制输入字与M 相同，为12b it ，即可进行整个相位上的初始设置，从而实现本设计的要求。经过仿真和测试，测得20H z 时的波形见图4所示，波形基本符合我们的设计要求。
图3 测得波形图
4 结束语
本文介绍了基于FPGA进行直接数字频率合成(DD S)的设计，实现了一个正弦波信号发生器，而且描述了其工作原理、设计思路及实现方法。本设计按照技术要求进行计算、编程，经过仿真、电路测试，输出波形完全达到设计的要求，从中也对DD S的原理和实现有了更深的了解和认识。设计证明了，采用FPGA设计实现DD S电路的可行性和可靠性，也更为灵活，可根据需要进行接口和控制方式的修改，只要改变FPGA中ROM表的数据,DD S电路就可以产生任意的波形。采用FPGA设计实现还具有相对较宽的带宽、频率转换时间较短、相位连续变化、频率分辨率高等优点。
而且FPGA芯片支持系统现场修改和调试，性能也基本能满足绝大多数系统的使用要求，所以，将DD S设计嵌入到FPGA芯片所构成的系统中，将使系统具有很高的性价比。
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(上接第595页)
3 结 论
本文对描述取样光栅的两种耦合波理论做了比较研究，结果表明：在研究非啁啾取样光栅时，两种模型是统一的，对于啁啾取样光栅一般采用优先采用T u ran E rdogan模型。采用多层薄膜模型也可以分析取样光栅的光学特性，随着薄膜层数的增加，计算的精确度随之增加，当薄膜划分层数为20时，就可以满足计算精度。
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