2010 3rd International Conference on Computational Intelligence and Industrial Application (PACIIA)
Design and implementation of DDS base on FPGA
Yong-Liang Zhang1, Yong Xie1, Jun Xue1 and Gao-Feng Pan1波希米亚人
1)
China Satellite Maritime Tracking and Controlling Department (zylelet@gmail)
Abstract—DDS based on FPGA is designed and implemented. According to the principle of DDS, the paper introduces the method of system design. Furthermore the method of increasing frequency with same phase resolution through parallel technique is presented. It is implemented on the existing boards and the result verifies the correctness of the design. Keywords—FPGA; DDS; Sine wave; Signal source.
基于 FPGA 的 DDS 设计与实现
张永亮 1
1)
谢勇 1
薛军 1
硫酸铝钾潘高峰 1
中国卫星海上测控部，江阴，无锡，江苏，中国
摘 要
利用现场可编程门阵列设计并实现直接数字频率合成器（DDS） 。根据 DDS 的原理，给出系统设计方法，提出相位分辨 率保持不变提高频率的并行实现方法，利用现有开发板进行了设计实现，验证了设计的正确性。 关键词 现场可编程门阵列、直接数字频率合成器、正弦波、信号源 1．引言
直接数字频率合成（Direct Digital Synthesis, DDS）是 一种把一系列数字信号通过 D/A 转换器得到模拟信号的合 成技术[1,2,3]，广泛应用于信号发生器、雷达系统和通信系 统的调制解调器、声音合成器 以及数字锁相环，等等。 本文基于 FPGA 设计和实现 DDS，在内部处理时钟和 相位分辨率保持不变的条件下，提出利用并行处理技术提 高输出信号的频率，并使用实验室现有的软件无线电综合 实验箱（GN0204）进行电路实现。 图 1 基于 FPGA 的 DDS 原理图
若 DDS 处理时钟频率为 fc（周期为 Tc） ，相位码用 N 比特表示，则 2N/M 个时钟为一个完整的输出信号波形。 因此，输出信号周期和频率分别为 Tout = Tc×2N/M; fout = fc×M/2N. 根据奈奎斯特采样理论，能够得到的信号最高频率为 fc/2， 一般能得到的信号频率上限为 fc 的 40%[4,5]。 相位累加器是 DDS 的核心，可完成 DDS 实现原理中 的相位累加功能。为充分发挥 DDS 的优越性，一般累加器 的位数较大。频率控制字（即相位增量）可以控制 DDS 的 输出频率，根据需要设定。若要输出的信号频率是固定的， 那么频率控制字就是一个常数，在每个时钟周期，相位累 加器的数值就按照这个增量累加一次，如果频率控制字增 大，则相位累加器的增加就比较快，输出的频率就比较高。 若频率控制字线性增加，相应的波形频率也逐渐变高，可 以实现通常所说的“扫频”功能。 利用波形查表可以完成相位序列向幅度序列的转 换，通常使用 ROM 构造查表，将相位码作为 ROM 的地 址，而将该地址存储相应的波形幅度码。为降低存储资源 的占用，可以只存储正弦波形的 1/4 周期的幅度码，此时 需要对部分相位码进行相应的变换，以便读取正确的波形 幅度码。 D/A 转换器和低通滤波器的作用是将幅度码转变为模 拟信号。由于 D/A 转换器输出为阶梯波，含有不需要的高 频信号分量，需
要通过低通滤波器得到所需的正弦波形。
2．基于 FPGA 的 DDS 设计与实现
基于 FPGA 设计 DDS，基本结构如图 1 所示，其中数 控振荡器 （Numerically Controlled oscillator， NCO） FPGA 为 实现部分。其工作原理是：在参考时钟的作用下，相位累 加器按照预先设置好的频率控制字 M 进行线性累加，并与 相位控制字相加后得到相位码，其输出作为波形查表的 地址，通过寻址输出相应的波形幅度码，再由 D/C 转换器 将这些幅度码变换为模拟电压/电流输出，最后经低通滤波 器输出波形。
978-1-4244-9945-8/10/$26.00 ©2010 IEEE
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PACIIA2010
同时，D/A 转换器的性能对输出信号的频率及其稳定度具 有一定的影响。 基于以上分析，进行 DDS 的电路设计并使用 GN0204 予以实现，设计环境为 ALTERA 公司的 Quartus® II v10.0， 得到的电路图如图 2（a）所示。为得到更高频率的输出信
机遇分析号，首先通过 FPGA 时钟管理器（PLL_IP）得到更高频率 的 DDS 处理时钟。电路的核心模块为 DDS，其主要组成 部分是相位累加器和用于存储波形的 ROM，如图 2（b） 所示。
（a）整体电路图
（b）核心模块电路图 图 2 基于 FPGA 的 DDS 电路图
GN0204 上使用的晶振为稳定度 1ppm 的 10MHz 准正 弦输出温补晶振，通过 AD8012 的整形和放大之后输入锁 相环 ICS525， ICS525 输出给 FPGA 的时钟频率为 39MHz。 FPGA 芯片为 ALTERA 公司的 EP2C70F672C8，支持的最 高 时 钟 频 率 为 250MHz ， 内 部 时 钟 管 理 器 为 锁 相 环 （Phase-locked loops，PLL） 。D/A 转换器芯片为 Analog Device 公司的 AD9744，支持的最高时钟频率为 210MHz， 信号位数为 14 位。综合考虑 D/A 转换器和 PLL 频率设定 的限制，将电路处理时钟设置为 195MHz。 实现 DDS 所占用的 FPGA 资源如表 1 所示。根据奈 奎斯特采样理论能够得到的信号最高频率为 97.5MHz，一 般能得到的信号频率上限为 78MHz，我们在实验中得到的 高稳定度正弦信号最高频率为 39MHz，如图 3 上图所示， 频率范围（1MHz—20MHz）的扫频信号如图 3 下图所示。
表 1 DDS 资源占用情况（一） 资源类型 Total logic elements Total registers Total pins 使用数 609 472 16 比例(%) 0.90 Null* 2.57
Total virtual pins Total memory bits Embedded Multiplier 9-bit elements Total PLLs
0 16 256 0
0 1.41 0
1最短的距离
25
（a） 39MHz 正弦信号
*
Null 表示该项未知。
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并行地以处理时钟 fc 工作， 两路的频率控制字都是 2M， 差 别在于 DDS1 与 DDS2 的初始相位码相差 M，利用二选一 数据选择器轮流选通两路 DDS， 输出到 D/A 转换器。 这样， 在保持 DDS 处理时钟为 fc，相位分辨率为 M 的条件下， 得到了频率为 fc×(2M)/2N 的输出信号。
（b） 扫频信号 图 3 基于 FPGA 的 DDS 电路实验结果
图 4 基于并行处理技术的 DDS 原理图
为降低存储资源的占用，电路设计使用双口 ROM 代 替 ROM 实现波形查表，在一个处理时钟周期，从双口 RAM 中可以同时读取两个幅度码，这样两路 DDS 可以共 用一个波形查表。 基于以上分析， 设计采用并行处理技术的 DDS 电路并 使用 GN0204 予以实现，得到的电路图如图 5 所示，所占 用的 FPGA 资源如表 2 所示，可以看出通过两路 DDS 共 用 ROM 以及电路优化设计， FPGA 资源占用情况并没有大 的增加。 我们在实验中同样得到了高稳定度的 39MHz 正弦 信号，表明了电路设计方法的有效性和正确性。
3．基于并行处理技术的 DDS 设计与实现
由 DDS 的原理可知，DDS 输出的最高频率理论上为 fc/2，因此要想获得较高的输出频率，必须提高 DDS 处理 时钟的频率，但由于受到器件限制，fc 的频率是受限的； 另一方面，在 fc 确定的情况下，为得到高频率输出信号， 必须增大频率控制字，结果导致采样点数的减少，影响输 出信号的质量。 在 DDS 处理时钟频率受限情况下， 为了解决输出信号 频率与相位分辨率之间的矛盾，提出采用并行处理技术的 DDS 设计方法，如图 4 所示。其工作原理是：让两路 DDS
（a）整体电路图
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杜勒斯（b） 两路 DDS 共用波形存储器电路图 图 5 基于并行处理技术的 DDS 电路图 表 2 DDS 资源占用情况（二） 资源类型 Total logic elements Total registers Total pins Total virtual pins Total memory bits Embedded Multiplier 9-bit elements Total PLLs 1 25 使用数 611 473 16 0 16 256 0 比例(%) 0.91 Null* 2.57 0 1.41 0 [5] [4] [3] Wave Generation (Part 1),” IEEE Signal Processing Magazine, DSP Tips & Tricks column, Vol. 21, No. 4, pp. 50-54, 2004. L. Cordesses, “Direct Digital Synthesis: A Tool for Periodic Wave Generation (Part 2),” IEEE Signal Processing Magazine, DSP Tips & Tricks column, Vol. 21, No. 5, pp. 110-117, 2004. Bai Juxian. Low-noise Frequency Synthesis. Xi’an: Xi'an Jiaotong University Press, 1995. Chen Yuanhui. Design of Direct Digital Synthesis Based on FPGA. Changsha: National University of Defense and Technology, 2006.
玩具外观设计
4．结论
通过对 DDS 和 FPGA 的研究，设计实现了基于 FPGA 的 DDS。提出了采用并行处理技术的 DDS 设计 方法，在 FPGA 处理时钟受限的情况下，能够保持相位 分辨率不变的同时得到更高频率的正弦波信号。用软件 无线电综合实验箱（GN0204）进行了电路实现，实验结 果验证了电路设计方法的正确性。 在下一步的工作中，我们将根据通用调制解调板研 制的需要，设计更为灵活、功能更强的硬件平台，同时 进行调制解调电路的设计和实现。
参考文献
[1] [2] Kroupa, Venceslav F., Direct Digital Frequency Synthesizers, IEEE Press, 1999. L. Cordesses, “Direct Digital Synthesis: A Tool for Periodic
*
Null 表示该项未知。
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