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ELECTRONICS WORLD ・探索与观察
本文提出了一种基于国产ADC 的高速高精度信号采集系统的实现方法。该 系统使用上海贝岭公司的BLAD16J125 ADC 芯片作为数据采集的核心，实现了8通道、16位、125MSPS 的信号采集功能，其实测性能与使用进口相似芯片的系统相当。该系统对解决高速高精度数据采集装备自主可控问题具有很积极的现实意义。 在雷达、通信、电子对抗等领域中，处理的信号带宽越来越宽，信号采集对ADC （模数转换器）芯片的速度和精度指标均提出了更高的要求。目前ADC 芯片主要的供应商是美国的德州仪器、亚德诺等公司，
中国是全球最主要的ADC 芯片需求方，目前国防、军工、通信等领域的高速信号采集设备仍基本上使用进口的ADC 芯片，具有很大的风险。首先，国外的ADC 芯片有被植入后门的可能性，是一个很大的安全隐患。其次，在非常时期，国外可能会对我国实施芯片禁运，2018年中兴通讯被制裁及禁运事件就是前车之鉴。在当前中美贸易战的大环境下，使用国产ADC 芯片作为数据采集系统的核心器件，实现关键装备自主可控，尤其显得更为急迫和重要。
1 高速信号采集系统设计
苏霍姆林斯基的教育思想本文基于上海贝岭公司的BLAD16J125 ADC 芯片，设计了一种高速高精度的信号采集系统，实现了8通道、16位、125MSPS 的高速信号采集功能。该高速信号采集
系统的模块功能结构图如图1所示。图1左边为FMC （FPGA Mezzanine Card ）子板模块，右边为FMC 载卡模块。FMC 子板包含两片相同型号的BLAD16J125 ADC 芯片，一个125MHz 有源晶振和LMK04828时钟发生器，以及用于给这些器件供电的电源模块。FMC 载卡上包含一个FPGA 系统及相应的电源模块。FMC 子卡模块上的时钟、同步信号、高速数据信号以及控制信号通过一个标准的FMC HPC （High Pin Count ）插头与FMC 载卡上的FMC HPC 插座相连，最终连接到载卡上的FPGA 芯片。
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边界效应2 工作原理
安徽p2p网贷BLAD16J125是一款4通道、16位、125MSPS ADC ，该芯片采用1.8V 电源供电，具有较高的动态范围（SNR = 81.1dBFS @ 10MHz, SFDR = 94.7dBC @ 10MHz, Vref=1.4V ）以及优异的高中频采样性能（SNR = 72.9dBFS @ 305MHz, SFDR = 75.7dBC @ 305MHz, Vref=1.4V ），其信号采样在时钟的上升沿进行，采样速率最高可达125M S P S 。BLAD16J125是一款多级、流水线式ADC ，各级均提供充分的重叠，以便校正上一级的Flash 误差。各级的量化输出组合在一起，在数字校正逻辑中最终形成一个16位转换结果。BLAD16J125的数字输出经过FMC HPC 连接器连接到FMC 载卡上FPGA 芯片的高速收发器接口，从而形成一个高速发送及接收链路。在这里，BLAD16J125是发送端，FPGA 是接收端，两者之间的高速数据传输采用JESD204B 协议。BLAD16J125的管脚与美国亚德诺公司的AD9656 ADC 芯片兼容，性能与AD9656相近，可以用来代替AD9656芯片。
细胞模型
如图1左边所示，每一片BLAD16J125可以处理4通道模
拟输入信号（AIN ×4）。BLAD16J125的模拟输入端是一个差分开关电容电路，用于处理差分输入信号。该电路能在很宽的共模电压范围内，为ADC 保持出的性能。当输入共模电压为中间电源电压时，信号相关误差最小，可以实现最佳性能。模拟输入信号可以通过多种有源或者无源的方法驱动BLAD16J125。当模拟信号通过差分方式驱动BLAD16J125时，可以实现最佳性能。对于单端输入的模拟信号，可以利用驱动放大器（如ADA4930）、差分双巴伦或差分变压器耦合的方式将单端信号转换为差分信号。远华案内幕
BLAD16J125内置稳定、精确的基准电压源，其基准电压可以利用内部1.0V 的基准电压源提供，也可以由外部施加1.0至1.4V 基准电压，或者利用外部电阻来调节施加到内部的基准电压，从而产生用户所需要的基准电压。为了充分发挥ADC 芯片的性能，需要使用一个差分信号作为BLAD16J125采样时钟输入端（CLK+和CLK-）的时钟信号。
高速数据采集系统的时钟部分由一片125MHz 有源晶振
珠海纳睿达科技有限公司 王育才 包晓军 刘远曦 李 琳 刘会涛
一种基于国产ADC 的高速信号采集系
统
图1 高速信号采集系统的模块功能结构图
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