作者Aditya Rao
Microchip Technology Inc.
产品营销工程师
存储器产品部
过去20年时间里，半导体行业的巨大发展很大程度上是CMOS器件工艺尺寸不断缩小的结果。工艺尺寸的缩小可在同样的晶圆上生产出更多裸片，从而降低器件成本并提高性能。然而，器件工艺尺寸的缩小目前已经到了一个临界点。要实现工艺尺寸缩小所带来的优点，器件的功耗必须降低几个量级。随着设备功能越来越丰富，消耗的功率也会增大。因此对于当今的设计人员，特别是便携式电子设备设计人员来说，努力降低功耗是面临的最重要挑战之一。低电压对决定便携式电子设备的电路功耗起着至关重要的影响。 本文将探讨低电压供电为便携式电子设计带来的好处，并展示如何实现低功耗优势。
电子设备的总功率可以表示为下式：视频压缩技术
P TOT=αC TOT V DD2f +V DD I OFF; 其中 I OFF=I o e(-qV TH/nkT)
公式 1:
电子设备的总功率
公式1中的第一项代表动态或“开关”功率，第二项代表静态功率（主要由泄漏电流引起）。（短路功率占总功率的5%以下，此处没有包括在内。）多年来工艺尺寸缩小的同时，动态功率几乎保持不变（参见图1），因此开关频率（α）、时钟频率（f）以及总电容（C TOT）的增加主要是通过降低电压（V DD）来补偿的。
图 1：
动态和静态功率与工艺尺寸变化的关系
设计人员面临的两难处境在于供电电压的降低确实可以有助于功率的降低，但另一方面也会限制时钟频率。此外，降低供电电压还会导致通过MOSFET的饱和电流减小，从而降低了电路的工作速度和性能。因此，供电电压在速度和功率的权衡中扮演了重要角。
为了应对饱和电流的减小这一问题，阈值电压（V TH）也同时降低。但这又导致阈值下泄漏电流（I OFF）和静态功率大大增加，特别是对深亚微米工艺技术（参看图1）。对未来的低功耗设计来说，尽量降低泄漏电流和静态功率将成为主要的挑战。表1给出了工艺尺寸缩小对不同参数的影响。
表1：
组合营销工艺尺寸缩小对器件参数的影响
今天，推动消费电子市场发展的主要是电池供电的无线应用和便携设备。这些设备正在变得越来越复杂和精密。所有这些都导致对更长电池寿命的需求。结果就是现在的设计活动越来越关注于满足最终应用和目标市场的需求，而不仅仅是进行总体系统优化和更高的性能。事实上，为实现这一点，今天的芯片生产厂通常同一种工艺就提供多种不同的阈值电压、供电电压和氧化层厚度，使得设计人员可以灵活地选择最适用的器件来克服功率与性能权衡时的一些限制，从而使设计更好地适应最终应用需要。例如，功耗优先的便携式应用通常采用V TH更高的晶体管，牺牲性能来换取更低的功耗。另一方面，快速开关电路则采用V TH电压较低的单元。
设计人员可采用许多方法来降低便携式电子设备的功耗。其中一种方法是门控时钟技术（参见图2b）。时钟功率在总动态功率中占了很大比例。降低时钟功率的一种方法是采用门控时钟，即动态地冻结电路中某些不在使用的部分的时钟。这样可以避免对这些不用门控的时钟信号充放电所产生的不必要的功耗。门控通常采用将时钟信号与时钟门控信号相“与”的方式实现。在被门控的电路需要处于活动状态时，时钟门控信号为高电平，而在不需要活动时保证低电平。许多综合工具可在RTL一级提供时钟门控插入功能。
另一种常用的技术是电源门控（参见图2a）。在开关不频繁的电路模块中采用高阈值电压晶体管或睡眠晶体管。这样在电路不活动的时候可以保持待机电流为零。
动态电源电压调整是低功耗设计中用来有效解决功率/性能权衡问题的另一常用方
法。其基本原理是调低非关键时序路径上的供电电压，这样可以降低总的动态功率。然而，在时序关键的路径上，供电电压保持额定值来保证时序收敛。必须指出的是，系统中增加额外的电压电平会增加设计的总成本。这一方法的修正版本是根据子电路模块的工作负载进行自适应电源调整。
此外，还可采用动态阈值电压调整，即通过控制衬底偏置电压来提高电路单元的阈值电压。阈值电压越大，静态泄漏电流就越小，进而可以降低静态功率。因此，可根据总功率公式中是动态功率还是静态功率占主导部分来选择采用电源或阈值电压调整。
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图 2：
(a)利用睡眠晶体管实现电源门控
(b)时钟门控
在设计流程的RTL和综合阶段实施的结构优化非常关键，因为重要的设计权衡都是在这一阶段完成的。经常在网表上使用映射和缩放技巧来发现开关负载大的输入。然后将这些输入映射到低容抗输入。如果可能，还应采用流水线技巧来进一步节约功耗。
工艺尺寸缩小到深亚微米级还带来一系列二级效应，如隧穿效应、通道长度调制、击穿现象、漏极诱生势垒下降效应（drain-induced barrier lowering，DIBL），以及载流子速度饱和等。所有这些效应都进一步影响到电路的功耗和性能，使设计变得更为复杂，从而导致需要更为创新的材料和工艺。例如，高K介电材料的使用可以帮助减轻较厚栅氧化层的隧穿效应。应力硅（Strained-Si）可帮助改善迁移率，减轻速度饱和效应，从而在同样的“导通”电流情况下获得更高的阈值电压。这降低了静态功率。表2列出了推荐的新材料及其优点。
提问题
表2：
新的器件材料及其优点
信号完整性（SI）也成为目前需要关注的重要问题，特别是在深亚微米工艺时代。电源电压调整导致噪声裕量变小，意味着对信号输出和质量提出更严格的限制。如果信号上升和转换速率快，这一要求将更为苛刻。不仅在数据锁存出错时会导致信号完整性问题，需要锁存的数据不能在正确的时间到达也会带来信号完整性问题。衬底耦合、串扰以及电路互联是导致信号完整性问题的主要原因。
克服此类信号完整性问题的一些技巧包括：
在大扇出节点采用差分信号；
采用ECL时钟信号；
利用寄生参数抽取工具对寄生和感应参数进行三维建模，特别是在高频设计中。这样可以提高信号转换速度预测的精度。
将电容建模为节点电容，而不是看作对地电容；
在封装边界进行阻抗匹配；
在电源和地的外部引脚之间采用去耦电容；
限制di/dt来减轻串扰和地反弹；
优化布局，采用更少金属层，并尽量缩短布线长度；
在设计时留有更大的余量，以补偿成本高昂的后硅时代信号完整性缺陷。非易失性存储器技术
非易失性存储器市场主要包括闪存和串行EEPROM，是半导体行业中增长最快速的市场之一。EEPROM器件主要用于便携式和消费电子应用中，提供系统可编程能力和数据存储功能。在掉电存储、错误诊断、安全数据存储、日志维护以及配置存储方面也得到大量应用，在消费电子应用中还常用作查表和模拟控制。串行EEPROM的吸引力在于其保存期限长、成本低、字节级可编程能力以及功耗低。这些特点特别适用于MP3播放器、数字摄像机和无线蓝牙应用等便携式消费电子应用（参见表3）。cosmic
串行EEPROM器件的功率也越来越引起关注。主要EEPROM器件供应商给出的EEPROM器件典型待机电流约为0.01μA。事实上，最新的串行EEPROM器件还有效地处理好速度和功率之间的平衡。例如，Microchip的1 Mbit 25AA1024或
25LC1024（25XX1024）串行EEPROM器件不仅是目前市场上最快的（20 MHz）1 Mbit SPI串行EE
PROM，而且还提供了深度断电模式来帮助减少功耗。这些额外的低功耗功能使这些器件非常适用于需要1Mbit存储密度的低功耗设计。（在这一高端密度范围的串行闪存器件，其待机电流的典型值约15 μA。）
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