DSP2812引脚说明

表1-2  引脚功能和信号情况
名  字
引脚号
I/O/Z
PU/PDS
说    明
179针GHH
封装
176针PGF
封装
128针PBK
封装
XINTF信号(只限于F2812)
XA[18]
D7
158
O/Z
XA[17]
B7
156
O/Z
XA[16]
A8
152
O/Z
XA[15]
B9
148
O/Z
XA[14]
A10
144
O/Z
XA[13]
E10
141
O/Z
XA[12]
C11
138
O/Z
19位地址总线
XA[11]
A14
132
O/Z
XA[10]
C12
130
O/Z
XA[9]
D14
125
O/Z
XA[8]
E12
125
O/Z
XA[7]
F12
121
O/Z
XA[6]
G14
111
O/Z
XA[5]
H13
108
O/Z
XA[4]
J12
103
O/Z
XA[3]
M11
85
O/Z
XA[2]
N10
80
O/Z
XA[1]
M2
43
O/Z
XA[0]
G5
18
O/Z
正交试验
XD[15]
A9
147
I/O/Z
PU
16位数据总线
XD[14]
B11
139
I/O/Z
PU
XD[13]
J10
97
I/O/Z
PU
XD[12]
L14
96
I/O/Z
PU
XD[11]
N9
74
I/O/Z
PU
XD[10]
L9
73
I/O/Z
PU
XD[9]
M8
68
I/O/Z
PU
XD[8]
P7
65
I/O/Z
PU
XD[7]
L5
54
冰川运动I/O/Z
PU
XD[6]
L3
39
I/O/Z
PU
XD[5]
J5
36
I/O/Z
PU
XD[4]
K3
33
I/O/Z
PU
XD[3]
J3
30
I/O/Z
PU
XD[2]
H5
27
I/O/Z
PU
XD[1]
H3
24
I/O/Z
PU
XD[0]
G3
21
I/O/Z
PU
续表
名  字
引脚号
I/O/Z
PU/PDS
说    明
179针GHH
封装
176针PGF
封装
128针PBK
封装
XINTF信号(仅F2812)
XMP/
F1
17
I
PU
可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域7有效,为低电平时区域7无效,可使用片内的Boot ROM功能。复位时该信号被锁存在XINTCNF2寄存器中,通过软件可以修改这种模式的状态。此信号是异步输入,并与XTIMCLK同步
E7
159
I
PU
外部DMA保持请求信号。为低电平时请求XINTF释放外部总线,并把所有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对XINTF进行访问时,XINTF释放总线。此信号是异步输入并与XTIMCLK同步
K10
82
O/Z
外部DMA保持确认信号。当XINTF响应的请求时呈低电平,所有的XINTF总线和选通端呈高阻态。信号同时发出。当有效(低)时外部器件只能使用外部总线
P1
44
O/Z
XINTF区域0和区域1的片选,当访问XINTF区域0或1时有效(低)
P13
88
O/Z
XINTF区域2的片选。当访问XINTF区域2时有效(低)
B13
133
O/Z
XINTF区域6和7的片选。当访问区域6或7时有效(低)
N11
84
O/Z
写有效。有效时为低电平。写选通信号是每个区域操作的基础,由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定
M3
42
O/Z
读有效。低电平读选通。读选通信号是每个区域操作的基础,由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。注意:是互斥信号
XR/
N4
51
O/Z
通常为高电平,当为低电平时表示处于写周期,当为高电平时表示处于读周期
续表
名  字
引脚号
I/O/Z
PU/PDS
说    明
179针GHH
封装
176针PGF
封装
128针PBK
封装
XREADY
B6
161
I
PU
数据准备输入,被置1表示外设已为访问做好准备。XREADY可被设置为同步或异步输入。在同步模式中,XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。在异步模式中,在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关
JTAG和其他信号
X1/XCLKIN
K9
77
58
I
振荡器输入/内部振荡器输入,该引脚也可以用来提供外部时钟。28x能够使用一个外部时钟源,条件是要在该引脚上提供适当的驱动电平,为了适应1.8V内核数字电源(VDD),而不是3.3V的I/O电源(VDDIO)。可以使用一个嵌位二极管去嵌位时钟信号,以保证它的逻辑高电平不超过VDD(1.8V或1.9V)或者去使用一个1.8V的振荡器
X2
M9
76
57
I
振荡器输出
XCLKOUT
F11
119
87
O
源于SYSCLKOUT的单个时钟输出,用来产生片内和片外等待状态,作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等,或是它的1/2,或是1/4。复位时XCLKOUT = SYSCLKOUT/4
TESTSEL
A13
134
97
I
PD
测试引脚,为TI保留,必须接地
D6
160
113
I/O
PU
器件复位(输入)及看门狗复位(输出)。器件复位,XRS使器件终止运行,PC指向地址0x3F FFC0(注:0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h)当XRS为高电平时,程序从PC所指出的位置开始运行。当看门狗产生复位时,DSP将该引脚驱动为低电平,在看门狗复位期间,低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉(典型值100mA)的开漏缓冲器,推荐该引脚应该由一个开漏设备去驱动
TEST1
M7
67
51
I/O
测试引脚,为TI保留,必须悬空
TEST2
N7
66
50
I/O
测试引脚,为TI保留,必须悬空
续表
名  字
引脚号
I/O/Z
PU/PDS
说    明
179针GHH
封装
176针PGF
封装
128针PBK
封装
B12
135
98
I
PD
有内部上拉的JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平,器件以功能模式操作,测试复位信号被忽略
注意:在上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使用附加上拉电阻,此电阻值根据调试器设计的驱动能力而定。一般取22kΩ即能提供足够的保护。因为有了这种应用特性,所以使得调试器和应用目标板都有合适且有效的操作
TCK
A12
136
99
I
PU
JTAG测试时钟,带有内部上拉功能
TMS
D13
126
92
I
PU
JTAG测试模式选择端,有内部上拉功能,在TCK的上升沿TAP控制器计数一系列的控制输入
TDI
C13
131
96
I
PU
带上拉功能的JTAG测试数据输入端。在TCK的上升沿,TDI被锁存到选择寄存器、指令寄存器或数据寄存器中
TDO
D12
127
93
O/Z
JTAG扫描输出,测试数据输出。在TCK的下降沿将选择寄存器的内容从TDO移出
EMU0
D11
137
100
I/O/Z
PU
带上拉功能的仿真器I/O口引脚0,当为高电平时,此引脚用作中断输入。该中断来自仿真系统,并通过JTAG扫描定义为输入/输出
EMU1
C9
146
105
I/O/Z
PU
仿真器引脚1,当为高电平时,此引脚输出无效,用作中断输入。该中断来自仿真系统的输入,通过JTAG扫描定义为输入/输出
ADC模拟输入信号
ADCINA7
B5
167
119
I
采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINA6
D5
168
120
I
ADCINA5
E5
169
121
I
ADCINA4
A4
170
122
I
ADCINA3
B4
171
123
I
ADCINA2
C4
172
124
I
ADCINA1
D4
173
125
I
ADCINA0
A3
174
126
I
信息共享
续表
名  字
阿姆斯特朗引脚号
I/O/Z
PU/PDS
说    明
179针GHH
封装
176针PGF
封装
128针PBK
封装
ADCINB7
F5
9
9
I
采样/保持B的8通道模拟输入。在器件未上电之前ADC引脚不会
ADCINB6
D1
8
8
I
ADCINB5
D2
7
7
I
ADCINB4
D3
6
6
I
ADCINB3
C1
5
5
I
ADCINB2
B1
4
4
I
ADCINB1
C3
3
3
I
ADCINB0
C2
2
2
台风蒲公英生成
I
ADCREFP
E2
11
11
O
ADC参考电压输出(2V)。需要在该引脚上接一个低ESR(50mΩ~1.5Ω)的10μF陶瓷旁路电容,另一端接至模拟地
ADCREFM
E4
10
10
O
ADC参考电压输出(1V)。需要在该引脚上接一个低ESR(50mΩ~1.5Ω)的10μF陶瓷旁路电容,另一端接至模拟地
ADCRESE-XT
F2
16
16
O
ADC外部偏置电阻(24.9kΩ)
ADCBGREFN
E6
164
116
I
测试引脚,为TI保留,必须悬空
AVSSREFBG
E3
12
12
始祖鸟化石
I
ADC模拟地
AVDDREFBG
E1
13
13
I
ADC模拟电源(3.3V)
ADCLO
B3
175
127
I
普通低侧模拟输入
VSSA1
F3
15
15
I
ADC模拟地
VSSA2
C5
165
117
I
ADC模拟地

本文发布于:2024-09-23 02:28:31,感谢您对本站的认可!

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