相变存储器高速数据读出电路及方法与流程

1.本发明涉微电子技术领域，具体涉及相变存储器的数据读出电路与读出方法。

背景技术：

2.相变存储器是一种基于硫系化合物材料的新型非易失存储器，随着工艺节点的不断推进，相变存储器件由于其有巨大的微缩前景，且具有高速、高密度、低功耗、与cmos工艺相兼容等特点在存储器发展中占有越来越重要的地位，被业界认为是最具发展潜力的新型存储器之一。
3.相变存储器是基于ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器，相变存储器作为新一代高速低功耗存储器，为了实现商业化大规模量产，必须提高相变存储器数据读取速度，相变材料可以在晶态与非晶态之间实现快速可逆相变完成数据的存储，非晶态材料呈现高阻状态，晶态材料呈现低阻状态，利用非晶态和晶态不同的电阻特性分别代表“0”和“1”，读出电路是高速相变存储器芯片的核心电路，相变存储器读电路在读使能信号控制下测量被选通相变存储单元的电流或电压值，将测量值和参考值进行比较进行实现读操作，读出速度和读正确率是相变存储器设计中的关键参数。
4.传统技术方案中参考电流是由低压差线性稳压器(low dropout regulator，ldo)提供的恒定电流，通过比较外部钳位电压产生的读电流，核心比较模块将读电流与参考电流比较并将比较的结果输入到sr锁存器，并输出高低电平。当被选中的相变存储单元是一个晶态存储单元时，读电流大于参考电流，输出高电平；当被选中的相变存储单元是一个非晶态存储单元时，读电流小于参考电流，输出低电平。
5.随着相变存储芯片容量增大，相变存储阵列规模过大时寄生效应会导致位线充电时间过长从而影响芯片的读出速度，同时由于制造工艺和阵列相对位置的影响，相变存储单元阻值成正态分布，电阻分布也对读操作的速度产生巨大的影响。

技术实现要素：

6.本发明的目的在于，提供一种相变存储器高速数据读出电路，解决以上技术问题；
7.本发明的目的还在于，提供一种相变存储器高速数据读出方法，解决以上技术问题；
8.本发明所解决的技术问题可以采用以下技术方案来实现：
9.相变存储器高速数据读出电路，包括，
10.预充电控制电路，用于接收第一读使能信号并基于所述第一读使能信号产生第二读使能信号和第一预充电信号；
11.钳位电路，所述钳位电路连接所述预充电控制电路，所述钳位电路还连接一相变存储阵列和一寄生匹配阵列，所述钳位电路分别对所述相变存储阵列和所述寄生匹配阵列的位线电压进行钳位，所述钳位电路于所述第二读使能信号的作用下读出并镜像读电流与
参考电流；
12.预充电电路，连接所述预充电控制电路、所述钳位电路以及连接所述相变存储阵列和所述寄生匹配阵列，所述预充电电路用于产生预充电电流对所述相变存储阵列以及所述寄生匹配阵列同时进行预充电操作；
13.比较电路，连接所述钳位电路，用于对所述读电流与所述参考电流进行比较；
14.参考电流产生电路，连接所述钳位电路，所述预充电电路和所述寄生匹配阵列，所述参考电流产生电路基于参考电压产生所述参考电流。
15.优选的，所述预充电控制电路包括，
16.反相器，所述反相器的输入端连接外部读使能信号输出端；
17.第一pmos管，所述第一pmos管的源极连接电源电压输入端，所述第一pmos管的栅极连接所述反相器的输出端；
18.第一nmos管，所述第一nmos管的栅极连接所述反相器的输出端，所述第一nmos管的源极接地；
19.第二pmos管，所述第二pmos管的源极连接所述第一pmos管的漏极；
20.第二nmos管，所述第二nmos管的漏极连接所述第一nmos管的漏极，所述第二nmos管的栅极连接所述第二pmos管的栅极，所述第二nmos管的源极接地；
21.第三pmos管，所述第三pmos管的源极连接所述第二pmos管的漏极，所述第三pmos管的漏极连接所述第一nmos管、所述第二nmos管与第三nmos管的漏极；
22.所述第三nmos管，所述第三nmos管的漏极连接所述第一nmos管与第二nmos管的漏极，所述第三nmos管的栅极连接所述第三pmos管的栅极，所述第二nmos管的源极接地。
23.优选的，所述钳位电路包括读出位线钳位部和与所述读出位线钳位部连接的寄生匹配阵列钳位部；
24.所述读出位线钳位部包括，
25.第四pmos管，所述第四pmos管的源极连接所述电源电压输入端；
26.第五pmos管，所述第五pmos管的栅极连接所述反相器的输出端，所述第五pmos管的源极连接所述第四pmos管的漏极和所述第四pmos管的栅极；
27.第四nmos管，所述第四nmos管的漏极连接所述第五pmos管的漏极，所述第四nmos管的栅极连接钳位电压输入端；
28.第五nmos管，所述第五nmos管的漏极连接所述第四nmos管的源极以及连接所述相变存储阵列的位线，所述第五nmos管的栅极连接所述反相器的输出端，所述第五nmos管的源极接地；
29.所述寄生匹配阵列钳位部包括，
30.第六pmos管，所述第六pmos管的源极连接所述第四pmos管的源极；
31.第七pmos管，所述第七pmos管的源极连接所述第六pmos管的栅极以及所述第六pmos管的漏极，所述第七pmos管的栅极连接所述反相器的输出端；
32.第六nmos管，所述第六nmos管的漏极连接所述第七pmos管的漏极，所述第六nmos管的栅极连接所述钳位电压输入端；
33.第七nmos管，所述第七nmos管的漏极连接所述第六nmos管的源极，第七nmos管的栅极连接所述反相器的输出端，所述第七nmos管的源极接地。
34.优选的，所述第四nmos管与所述第六nmos管为共栅放大管，所述第四nmos管与所述第六nmos管的源端电压对所述相变存储阵列的位线电压钳位,所述第四nmos管与所述第六nmos管对所述相变存储阵列的位线电压放大。
35.优选的，所述第二nmos管的栅极与所述第二pmos管的栅极的连接处设有第一节点，所述第六nmos管的漏极与所述第七pmos管的漏极的连接处设有第二节点，所述第一节点与所述第二节点连接。
36.所述第三nmos管的栅极与所述第三pmos管的栅极的连接处设有第三节点，所述第四nmos管的漏极与所述第五pmos管的漏极的连接处设有第四节点，所述第三节点与所述第四节点连接。
37.优选的，所述读出位线钳位部中所述第二节点与所述寄生匹配阵列钳位部中所述第四节点连接的晶体管数目相同，所述读出位线钳位部与寄生匹配阵列钳位部具备相同的寄生参数。
38.优选的，所述预充电电路包括目标位线预充电部和与所述目标位线预充电部连接的寄生匹配阵列预充电部；
39.所述目标位线预充电部包括，
40.第八pmos管，所述第八pmos管的源极连接所述电源电压输入端；
41.第八nmos管，所述第八nmos管的漏极连接所述第八pmos管的栅极和所述第八pmos管的漏极，所述第八nmos管的栅极连接所述第一预充电信号，所述第八nmos管的源极连接所述相变存储阵列的位线；
42.所述寄生匹配阵列预充电部包括，
43.第九pmos管，所述第九pmos管的源极连接所述电源电压输入端；
44.第九nmos管，所述第九nmos管的漏极连接所述第九pmos管的栅极和所述第九pmos管的漏极，所述第九nmos管的栅极连接所述第一预充电信号，所述第九nmos管的源极连接所述参考电流产生电路。
45.优选的，所述比较电路包括，
46.读电流转换部，所述读电流转换部包括，
47.第十一pmos管，所述第十一pmos管的源极连接所述电源电压输入端，所述第十一pmos管的栅极连接所述第四pmos管的栅极和所述第四pmos管的漏极；
48.第十一nmos管，所述第十一nmos管的漏极连接所述第十一nmos管的栅极和所述第十一pmos管的漏极，所述第十一nmos管的源极接地；
49.比较部，连接所述读电流转换部，所述比较部包括，
50.第十三pmos管，所述第十三pmos管的源极连接所述电源电压输入端，所述第十三pmos管的栅极连接所述第十一pmos管的栅极；
51.第十四pmos管，所述第十四pmos管的源极连接所述电源电压输入端；
52.第十三nmos管，所述第十三nmos管的漏极连接所述第十三pmos管的漏极，所述第十三nmos管的源极接地；
53.第十四nmos管，所述第十四nmos管的漏极连接所述第十四pmos管的漏极，所述第十四nmos管的栅极连接所述第十一nmos管的栅极与所述第十一nmos管的漏极；
54.参考电流转换部，连接所述比较部，所述参考电流转换部包括，
55.第十二pmos管，所述第十二pmos管的源极连接所述电源电压输入端，所述第十二pmos管的栅极连接所述第十四pmos管的栅极，以及连接所述第六pmos管的栅极和所述第六pmos管的漏极；
56.第十二nmos管，所述第十二nmos管的漏极连接所述第十三nmos管的栅极和所述第十二nmos管的栅极，所述第十二nmos管的源极接地。
57.优选的，所述参考电流产生电路包括第十nmos管，所述第十nmos管的漏极连接所述第九nmos管的源极，还连接所述第六nmos管的源极和第七nmos管的漏极，还连接所述寄生匹配阵列的位线，所述第十nmos管的栅极连接参考电压输入端，所述第十nmos管的源极接地。
58.优选的，所述寄生匹配阵列包括，
59.寄生传输门，所述寄生传输门的漏极连接所述读出位线钳位部和所述目标位线预充电部，所述寄生传输门的栅极连接所述外部读使能信号输出端，所述寄生传输门的源极连接寄生匹配单元的寄生相变电阻；
60.n个所述寄生匹配单元，所述寄生匹配单元包括所述寄生相变电阻和寄生选通管，所述寄生选通管的漏极连接所述寄生相变电阻，所述寄生选通管的栅极连接字线，所述寄生选通管的源极悬空；
61.其中n为正整数。
62.优选的，所述寄生匹配阵列与所述相变存储阵列具有相同的寄生参数。
63.一种相变存储器高速数据读出方法，应用于所述的相变存储器高速数据读出电路，包括，
64.步骤s1，所述预充电控制电路基于接收的所述第一读使能信号输出所述第二读使能信号和所述第一预充电信号，当所述第一预充电信号升至电源电压时所述预充电电路产生所述预充电电流对所述相变存储阵列以及所述寄生匹配阵列同时进行预充电操作；
65.步骤s2，所述钳位电路将所述相变存储阵列的位线和所述寄生匹配阵列的位线钳位至相同电压；
66.步骤s3，当所述钳位电路输出的第二预充电信号升高至预设值时，所述第一预充电信号从有效状态变为无效状态，终止预充电操作；
67.步骤s4，读取所述相变存储阵列存储的数据，基于所述相变存储阵列的状态产生所述读电流，基于寄生匹配单元产生所述参考电流。
68.步骤s5，将所述相变存储阵列位线上的所述读电流和所述寄生匹配阵列的位线上的所述参考电流同时镜像到所述比较电路并进行比较，输出读出电压。
69.优选的，反相器接收端接收的读使能信号作为所述第一读使能信号，经反相器反向后于输出端输出的所述读使能信号作为所述第二读使能信号，所述第一读使能信号升至电源电压时为有效状态。
70.优选的，所述预充电电路的预充电电压在第一参考电压和第二参考电压之间，所述相变存储阵列包括晶态相变存储单元和非晶态相变存储单元，所述第一参考电压为所述晶态相变存储单元的位线电压，所述第二参考电压为非晶态相变存储单元的位线电压。
71.优选的，所述读电流与所述参考电流在预充电时变化曲线保持一致。
72.优选的，所述预充电电流大于所述读电流。
73.优选的，所述参考电流介于最大所述读电流与最小所述读电流之间，所述参考电流小于所述相变存储阵列中低阻状态的相变存储单元流过的电流，所述参考电流大于所述相变存储阵列中高阻状态的相变存储单元流过的电流。
74.本发明的有益效果：由于采用以上技术方案，本发明缩短了数据读出过程中对目标相变存储阵列寄生电容的充电时间，电路简单高效，加快了数据读取速度，引入寄生匹配阵列对寄生效应进行补偿，对目标阵列和寄生匹配阵列同时进行预充电操作，使读电流和参考电流的充电趋势一致，避免误读产生。
附图说明
75.图1为本发明实施例中相变存储器高速数据读出电路的结构示意图；
76.图2为发明实施例中相变存储阵列的结构示意图；
77.图3为发明实施例中寄生匹配阵列的结构示意图；
78.图4为本发明实施例中相变存储器高速数据读出方法的步骤示意图；
79.图5为本发明实施例中读取相变存储高阻单元时电压仿真图；
80.图6为本发明实施例中读取相变存储低阻单元时电压仿真图。
具体实施方式
81.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
82.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
83.下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
84.相变存储器高速数据读出电路，如图1，图2，图3所示，包括，
85.预充电控制电路10，用于接受第一读使能信号re1并基于第一读使能信号产生第二读使能信号re2和第一预充电信号v
pre_a
；
86.钳位电路20，钳位电路20连接预充电控制电路10，钳位电路20还连接一相变存储阵列60和一寄生匹配阵列70，钳位电路20分别对相变存储阵列60和寄生匹配阵列70的位线电压进行钳位，钳位电路20于第二读使能信号re2的作用下读出并镜像读电流i
read
与参考电流i
ref
；
87.预充电电路30，连接预充电控制电路10、钳位电路20以及连接相变存储阵列60和寄生匹配阵列70，预充电电路30用于产生预充电电流i
pre
对相变存储阵列60以及寄生匹配阵列70同时进行预充电操作；
88.比较电路50，连接钳位电路20，用于对读电流i
read
与参考电流i
ref
进行比较；
89.参考电流产生电路40，连接钳位电路20，预充电电路30和寄生匹配阵列70，参考电流产生电路40基于参考电压v
ref
产生参考电流i
ref
；
90.本发明用于快速读出相变存储阵列60的存储数值，相变存储阵列60包括多个相变存储单元，相变存储阵列60由字线和位线选通，选中的相变存储单元作为目标相变存储单
元601，进一步地，未选中的相变存储单元不导通。
91.具体地，本发明提供的寄生匹配阵列70用于提供寄生参数匹配，读电流i
read
与参考电流i
ref
的瞬态曲线在前期后充电过程中保持一致，因此对寄生电容的充电时间也相同，避免了寄生电容对数据读取过程的影响，消除伪读现象，进一步地，本发明预充电过程快速，提高目标位线与参考位线电压，能够减少相变存储器读出时间，解决现有相变存储器阵列中寄生电容充电时间过长的问题。
92.具体地，本发明的相变存储单元高速预充电数据读出电路及方法采用预充电方式，在第一读使能信号re1有效后迅速产生预充电信号为目标相变存储单元601及寄生匹配阵列70单元位线充电，提高了读位线电压上升速度，缩短了读出过程中对相变存储阵列60寄生电容的充电时间，电路简单高效，加快了数据读取速度；
93.进一步地，引入寄生匹配阵列70产生，对寄生效应进行补偿；参考电流产生电路40产生可控参考电流i
ref
，又因为在目标阵列和寄生匹配阵列70同时进行预充电操作，读电流i
read
和参考电流i
ref
的充电趋势一致，避免误读产生，减小读出时间；
94.进一步地，比较电路50与钳位电路20连接使相变存储阵列60和寄生匹配阵列70在预充电阶段钳位至相同电压，控制比较电路50差分输出端电压相同，当第二读使能信号re2有效时，在预充电过程终止后钳位电路20读取读电流i
read
与参考电流i
ref
至比较电路50；
95.较优的，本发明结构简单，预充电电路30无需外部时钟控制，不产生静态功耗，大大降低了相变存储器数据读出操作的功耗。
96.具体地，预充电控制电路10包括，
97.反相器，反相器的输入端连接外部读使能信号输入端；
98.第一pmos管pm1，第一pmos管pm1的源极连接电源电压输入端vdd，第一pmos管pm1的栅极连接反相器的输出端；
99.第一nmos管nm1，第一nmos管nm1的栅极连接反相器的输出端，第一nmos管nm1的源极接地；
100.第二pmos管pm2，第二pmos管pm2的源极连接第一pmos管pm1的漏极；
101.第二nmos管nm2，第二nmos管nm2的漏极连接第一nmos管nm1的漏极，第二nmos管nm2的栅极连接第二pmos管pm2的栅极，第二nmos管nm2的源极接地；
102.第三pmos管pm3，所述第三pmos管pm3的源极连接所述第二pmos管pm2的漏极，所述第三pmos管pm3的漏极连接所述第一nmos管nm1、第二nmos管nm2与第三nmos管nm3的漏极；
103.第三nmos管nm3，所述第三nmos管nm3的漏极连接所述第一nmos管nm1与第二nmos管nm2的漏极，所述第三nmos管nm3的栅极连接所述第三pmos管pm3的栅极，所述第二nmos管nm2的源极接地。
104.具体地，第一nmos管nm1输出信号为本发明中的第一预充电信号v
pre_a
。
105.具体的，预充电控制电路10与钳位电路20和预充电电路30连接，用于在第一读使能信号re1有效之后，产生第二读使能信号re2与第一预充电信号v
pre_a
，控制钳位电路20读出并镜像读电流i
read
与参考电流i
ref
；控制预充电电路30为相变存储阵列60和寄生匹配阵列70预充电，并在第二预充电信号v
pre_b
有效后，控制预充电过程终止。
106.在一种较优的实施例中，钳位电路20包括读出位线钳位部和与读出位线钳位部连接的寄生匹配阵列钳位部；
107.读出位线钳位部包括，
108.第四pmos管pm4，第四pmos管pm4的源极连接电源电压输入端vdd；
109.第五pmos管pm5，第五pmos管pm5的栅极连接反相器的输出端re2，第五pmos管pm5的源极连接第四pmos管pm4的漏极和第四pmos管pm4的栅极；
110.第四nmos管nm4，第四nmos管nm4的漏极连接第五pmos管pm5的漏极，第四nmos管nm4的栅极连接钳位电压输入端v
read
；
111.第五nmos管nm5，第五nmos管nm5的漏极连接第四nmos管nm4的源极以及连接相变存储阵列60的位线bl，第五nmos管nm5的栅极连接反相器的输出端，第五nmos管nm5的源极接地；
112.寄生匹配阵列钳位部包括，
113.第六pmos管pm6，第六pmos管pm6的源极连接第四pmos管pm4的源极；
114.第七pmos管pm7，第七pmos管pm7的源极连接第六pmos管pm6的栅极以及第六pmos管pm6的漏极，第七pmos管pm7的栅极连接反相器的输出端；
115.第六nmos管nm6，第六nmos管nm6的漏极连接第七pmos管pm7的漏极，第六nmos管nm6的栅极连接钳位电压输入端v
read
；
116.第七nmos管nm7，第七nmos管nm7的漏极连接第六nmos管nm6的源极，第七nmos管nm7的栅极连接反相器的输出端，第七nmos管nm7的源极接地。
117.具体地，第四nmos管nm4与第六nmos管nm6为共栅放大管，第四nmos管nm4与第六nmos管源端电压将相变存储阵列60的位线电压钳位,所述第四nmos管与所述第六nmos管将相变存储阵列60的位线电压放大。
118.在一种较优的实施例中，第二nmos管nm2的栅极与第二pmos管pm2的栅极的连接处设有第一节点，第六nmos管nm6的漏极与第七pmos管pm7的漏极的连接处设有第二节点，第一节点与第二节点连接。
119.第三nmos管nm3的栅极与第三pmos管pm3的栅极的连接处设有第三节点，第四nmos管nm4的漏极与第五pmos管pm5的漏极的连接处设有第四节点，第三节点与第四节点连接。
120.进一步地，钳位电路20的读出位线钳位部的第二节点与寄生匹配阵列钳位部的第四节点分别与预充电控制电路10的第一节点和第三节点连接，第二节点与第四节点所连接的晶体管数目相同，故读出位线钳位部与寄生匹配阵列钳位部有相同的寄生参数。
121.具体地，第二节点输出信号为第二预充电信号v
pre_b
，第四nmos管nm4、第六nmos管nm6的漏极分别连接相变存储阵列60的位线bl和寄生匹配阵列70的位线bl
ref
，并分别与目标位线预充电部和寄生匹配阵列预充电部连接。
122.具体的，钳位电路20包括读出位线钳位部和寄生匹配阵列钳位部，钳位电路20连接相变存储阵列60，寄生匹配阵列钳位部连接寄生匹配阵列70，输入的钳位电压v
read
控制相变存储阵列60与寄生匹配阵列70的位线电压，并使位线电压的值不少于200mv，优选的根据设定钳位电压v
read
的值调节位线电压。
123.在一种较优的实施例中，预充电电路30包括目标位线预充电部和与目标位线预充电部连接的寄生匹配阵列预充电部；
124.目标位线预充电部包括，
125.第八pmos管pm8，第八pmos管pm8的源极连接电源电压输入端vdd；
126.第八nmos管nm8，第八nmos管nm8的漏极连接第八pmos管pm8的栅极和第八pmos管pm8的漏极，第八pmos管pm8的栅极连接第一预充电信号v
pre_a
，第八nmos管nm8的源极连接相变存储阵列60的位线bl；
127.寄生匹配阵列预充电部包括，
128.第九pmos管pm9，第九pmos管pm9的源极连接电源电压输入端vdd；
129.第九nmos管nm9，第九nmos管nm9的漏极连接第九pmos管pm9的栅极和第九pmos管pm9的漏极，第九nmos管nm9的栅极连接第一预充电信号v
pre_a
，第九nmos管nm9的源极连接参考电流产生电路40。
130.具体的，预充电电路30受预充电控制电路10限制，预充电电路30输出端连接目标相变存储单元601所在位线，在第一预充电信号v
pre_a
有效时产生极大的预充电电流i
pre
，预充电电流i
pre
远大于读电流i
read
与参考电流i
ref
。
131.在一种较优的实施例中，比较电路50包括，
132.读电流转换部501，读电流转换部501包括，
133.第十一pmos管pm11，第十一pmos管pm11的源极连接电源电压输入端vdd，第十一pmos管pm11的栅极连接第四pmos管pm4的栅极和第四pmos管pm4的漏极；
134.第十一nmos管nm11，第十一nmos管nm11的漏极连接第十一nmos管nm11的栅极和第十一pmos管pm11的漏极，第十一nmos管nm11的源极接地；
135.比较部503，连接读电流转换部，比较部503包括，
136.第十三pmos管pm13，第十三pmos管pm13的源极连接电源电压输入端，所述第十三pmos管pm13的栅极连接第十一pmos管pm11的栅极；
137.第十四pmos管pm14，第十四pmos管pm14的源极连接电源电压输入端；
138.第十三nmos管nm13，第十三nmos管nm13的漏极连接第十三pmos管pm13的漏极，第十三nmos管nm13的源极接地；
139.第十四nmos管nm14，第十四nmos管nm14的漏极连接第十四pmos管pm14的漏极，第十四nmos管nm14的栅极连接第十一nmos管nm11的栅极与第十一nmos管nm11的漏极；
140.参考电流转换部502，连接比较部503，参考电流转换部502包括，
141.第十二pmos管pm12，第十二pmos管pm12的源极连接电源电压输入端，第十二pmos管pm12的栅极连接第十四pmos管的栅极，以及连接第六pmos管pm6的栅极和第六pmos管pm6的漏极；
142.第十二nmos管nm12，第十二nmos管nm12的漏极连接第十三nmos管nm13的栅极和第十二nmos管nm12的栅极，第十二nmos管nm12的源极接地。
143.具体地，如图5，图6所示，比较电路50与钳位电路20连接，在第一读使能信号re1有效后，对读电流i
read
与参考电流i
ref
进行差分比较，并输出第一输出电压v1以及第二输出电压v2。
144.需要说明的是，比较部503中各单元的结构可采用现有技术中任意一种，能实现电流的转换及比较功能即可，不以本实施例为限。
145.在一种较优的实施例中，参考电流产生电路40包括第十nmos管nm10，第十nmos管nm10的源极连接第九nmos管nm10的源极，还连接第六nmos管nm6的源极和第十nmos管nm10的漏极，还连接寄生匹配阵列70的位线bl
ref
，第十nmos管nm10的栅极连接参考电压输入端vref
，第十nmos管nm10的源极接地。
146.具体的，参考电流产生电路40连接钳位电路20、预充电电路30与寄生匹配阵列70，参考电流产生电路40根据参考电压v
ref
的值产生参考电流i
ref
。
147.具体地，如图2所示，本实施例中相变存储阵列60包括，
148.m个目标传输门rtg，目标传输门rtg的漏极连接读出位线钳位部和目标位线预充电部，目标传输门rtg的栅极连接读使能信号输入端，目标传输门rtg的源极连接相变存储单元的目标相变电阻r
gst
；
149.n
×
m阵列排布的相变存储单元，相变存储单元包括目标相变电阻r
gst
和目标选通管wl，目标选通管wl的漏极连接目标相变电阻r
gst
，目标选通管wl的栅极连接字线，目标选通管wl的源极接地；
150.其中n和m均为正整数。
151.具体的，如图2，图3所示，相变存储阵列60由目标传输门rtg和相变存储单元组成，相变存储单元包括目标选通管wl与目标相变电阻r
gst
，目标选通管wl栅极由字线电压使能信号控制，目标相变电阻r
gst
一端连接目标选通管wl，另一端连接目标传输门rtg；
152.较优的，本实施例中目标传输门rtg采用为nmos管，目标传输门rtg的栅极连接第一读使能信号re1。
153.在一种较优的实施例中，寄生匹配阵列70包括，
154.寄生传输门rtg
ref
，寄生传输门rtg
ref
的漏极连接读出位线钳位部和目标位线预充电部，寄生传输门rtg
ref
的栅极连接读使能信号输入端，寄生传输门rtg
ref
的源极连接寄生匹配单元701的寄生相变电阻r
ref
；
155.n个寄生匹配单元701，寄生匹配单元701包括寄生相变电阻r
ref
和寄生选通管wl
ref
，寄生选通管wl
ref
的漏极连接寄生相变电阻r
ref
，寄生选通管wl
ref
的栅极连接字线，寄生选通管wl
ref
的源极悬空；其中n为正整数；
156.寄生匹配阵列70由寄生传输门rtg
ref
和寄生匹配单元701组成，寄生匹配单元701包括寄生选通管wl
ref
与寄生相变电阻r
ref
，寄生选通管wl
ref
的栅极由字线电压使能信号控制，寄生相变电阻r
ref
一端连接寄生传输门rtg
ref
，另一端连接寄生选通管wl
ref
，寄生匹配单元701的寄生选通管wl
ref
源极接地，相变存储阵列60与寄生匹配阵列70中的选通管均采用nmos管，在实际使用中可根据需要设定选通管的器件类型，不以本实施例为限。
157.在一种较优的实施例中，寄生匹配阵列70与目标相变存储单元601的位线具有相同的寄生参数；较优的，在预充电使能有信号效时相变存储阵列60与寄生匹配阵列70同时对位线进行预充电操作，读电流i
read
与参考电流i
ref
变化趋势匹配，避免读出电流不稳定时造成数据误读，减小读出时间。
158.具体地，目标相变存储单元601与未选中相变存储单元连接同一位线，n个相变存储单元阵列的字线信号中，同一时间仅有一根字线和一根位线导通，未选中相变存储单元的字线信号无效，为低电平。
159.一种相变存储器高速数据读出方法，应用于任意一项实施例中的相变存储器高速数据读出电路，如图4所示，包括，
160.步骤s1，预充电控制电路10基于接收的第一读使能信号re1输出第一预充电信号v
pre_a
，当第一预充电信号v
pre_a
升至电源电压时预充电电路30产生预充电电流i
pre
对相变存
储阵列60以及寄生匹配阵列70同时进行预充电操作；
161.步骤s2，钳位电路20将相变存储阵列60的位线bl和寄生匹配阵列70的位线bl
ref
钳位至相同电压；
162.步骤s3，当钳位电路输出的第二预充电信号v
pre_b
升高至预设值时，第一预充电信号v
pre_a
从有效状态变为无效状态，终止预充电操作；
163.步骤s4，读取目标相变存储单元601存储的数据，基于目标相变存储单元601的状态产生读电流i
read
，基于寄生匹配单元701产生参考电流i
ref
。
164.步骤s5，将相变存储阵列60位线上的读电流i
read
和寄生匹配阵列70的位线上的参考电流i
ref
同时镜像到比较电路50并进行比较，输出读出电压，其中输出读出电压表示为目标相变存储单元601的当前状态。
165.在一种较优的实施例中，反相器接收端接收的读使能信号作为第一读使能信号re1，经反相器反向后于输出端输出的读使能信号作为第二读使能信号re2，第一读使能信号re1升至电源电压时为有效状态。
166.在一种较优的实施例中，预充电电路30的预充电电压在第一参考电压和第二参考电压之间，相变存储单元包括晶态相变存储单元和非晶态相变存储单元，第一参考电压为晶态相变存储单元的位线电压，第二参考电压为非晶态相变存储单元的位线电压。
167.在一种较优的实施例中，第一读使能信号re1上升至电源电压时第一读使能信号re1有效，选定目标相变存储单元601开始读操作，第一预充电信号v
pre_a
从0v升到电源电压时，目标位线预充电部被快速打开，产生预充电电流i
pre
给相变存储阵列60的位线bl充电，同时寄生匹配阵列预充电部打开，寄生匹配位线上产生有参考电流i
ref
，读电流i
read
与参考电流i
ref
在预充电阶段变化曲线保持一致。
168.在一种较优的实施例中，预充电电流i
pre
大于读电流i
read
，具体地，预充电电流i
pre
在预充电使能有效时同时给相变存储阵列60与寄生匹配阵列70的位线充电，目标相变存储单元601的位线电压迅速升高，使相变存储阵列60位线的电流与寄生匹配阵列70位线的电流变化曲线相同。
169.在一种较优的实施例中，参考电流i
ref
介于最大读电流与最小读电流之间，参考电流i
ref
小于低阻状态的相变存储单元流过的电流，参考电流i
ref
大于高阻状态的相变存储单元流过的电流。
170.在一种较优的实施例中，读电流i
read
基于目标相变存储单元601的目标相变电阻r
gst
的阻值的状态产生，参考电流i
ref
基于参考电压v
ref
产生。
171.在一种较优的实施例中：
172.若参考电压v
ref
大于目标相变存储单元601所在位线的电压，且参考电流i
ref
小于目标相变存储单元601流过的电流，目标相变存储单元601为低阻状态；
173.若参考电压v
ref
小于目标相变存储单元601所在位线的电压，且参考电流i
ref
大于目标相变存储单元601流过的电流，目标相变存储单元601为高阻状态。
174.在一种具体的实施例中，在第一读使能信号re1有效时，第一目标传输门rtg1打开，同时相变存储单元所在的字线wl1信号有效；在第一预充电信号v
pre_a
有效时，预充电电路30的第八nmos管nm8与第九nmos管nm9开启，开始预充电阶段，预充电电流i
pre
流过相变存储阵列60的位线，并且预充电电流i
pre
为寄生匹配阵列70中的寄生电容充电，使得读电流iread
与参考电流i
ref
有相同趋势的上升曲线；
175.进一步地，在第一读使能信号re1与第二读使能信号re2有效之后，钳位电路20中的第五pmos管pm5与第七pmos管pm7开启，钳位电路20与比较电路50相连，相变存储阵列60所在位线读取目标相变存储单元601的当前状态所对应的读电流i
read
，并通过钳位电路20将读电流i
read
读取至比较电路50中；参考电流产生电路40根据参考电压v
ref
产生参考电流i
ref
，钳位电路20将参考电流i
ref
读取至比较电路50中，参考电流i
ref
用于与读电流i
read
比较进而判断目标相变存储单元601中存储的数据，目标相变存储单元601的位线电压和寄生匹配单元701的位线电压在预充电阶段电压相同，在预充电过程终止后比较过程中电压不同。
176.参考相变电流的大小介于相变存储单元高阻读电流i
read
与低阻读电流i
read
之间，可根据修改参考电压v
ref
设定具体电流值。
177.请进一步参照图5，图6所示，当目标存储单元中存储的数据为1时，读电流i
read
大于参考电流i
ref
；比较电路50的第二输出端电压v2会下降到0v左右，而比较电路50的第一输出电压v1会上升到接近于电源电压。当目标存储单元中存储的数据为0时，读电流i
read
小于参考电流i
ref
；比较电路50的第二输出端电压v2会上升到接近于电源电压，而比较电路50的第一输出电压v1会下降到0v左右。比较电路50输出第一输出电压v1和第二输出电压v2到锁存电路中得出目标相变存储单元601最终读出结果。
178.需要说明的是，在实际使用中，可通过增加反相器改变比较电路50的输出信号与输出端口极性的对应关系，或根据不同的输出信号电平表示不同的高低电阻状态，不以本实施例为限。
179.现有技术随机读取时间为10ns，本发明较优的为3.5ns，与传统的预充电电路相比，本发明预充电模块无需额外时钟控制，且预充电电路30设计使得电路故相较于现有技术能够提高读取速度。
180.综上，本发明提供的相变存储器高速数据读出电路及方法，具有以下有益效果：本发明在读使能信号有效之后，通过预充电电路30为目标相变存储位线与寄生匹配位线充电，将相变存储阵列60位线电压迅速提升，缩短寄生电容充电时间，从而减小数据读取时间。同时寄生匹配阵列70提供寄生参数匹配，目标相变存储阵列钳位电路与寄生参数匹配阵列的钳位电路结构对称，节点间连接晶体管数目相等，极大的消除了寄生参数对读出操作的负面影响。读电流i
read
与参考电流i
ref
的瞬态曲线在前期后充电过程中保持一致，避免了寄生电容对数据读取过程的影响，避免误读，从而加快相变存储器的数据读取速度。
181.以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

技术特征：

1.相变存储器高速数据读出电路，其特征在于，包括，预充电控制电路，用于接收第一读使能信号并基于所述第一读使能信号产生第二读使能信号和第一预充电信号；钳位电路，所述钳位电路连接所述预充电控制电路，所述钳位电路还连接一相变存储阵列和一寄生匹配阵列，所述钳位电路分别对所述相变存储阵列和所述寄生匹配阵列的位线电压进行钳位，所述钳位电路于所述第二读使能信号的作用下读出并镜像读电流与参考电流；预充电电路，连接所述预充电控制电路、所述钳位电路以及连接所述相变存储阵列和所述寄生匹配阵列，所述预充电电路用于产生预充电电流对所述相变存储阵列以及所述寄生匹配阵列同时进行预充电操作；比较电路，连接所述钳位电路，用于对所述读电流与所述参考电流进行比较；参考电流产生电路，连接所述钳位电路，所述预充电电路和所述寄生匹配阵列，所述参考电流产生电路基于参考电压产生所述参考电流。2.根据权利要求1所述的相变存储器高速数据读出电路，其特征在于，所述预充电控制电路包括，反相器，所述反相器的输入端连接外部读使能信号输出端；第一pmos管，所述第一pmos管的源极连接电源电压输入端，所述第一pmos管的栅极连接所述反相器的输出端；第一nmos管，所述第一nmos管的栅极连接所述反相器的输出端，所述第一nmos管的源极接地；第二pmos管，所述第二pmos管的源极连接所述第一pmos管的漏极；第二nmos管，所述第二nmos管的漏极连接所述第一nmos管的漏极，所述第二nmos管的栅极连接所述第二pmos管的栅极，所述第二nmos管的源极接地；第三pmos管，所述第三pmos管的源极连接所述第二pmos管的漏极，所述第三pmos管的漏极连接所述第一nmos管、所述第二nmos管与第三nmos管的漏极；所述第三nmos管，所述第三nmos管的漏极连接所述第一nmos管与第二nmos管的漏极，所述第三nmos管的栅极连接所述第三pmos管的栅极，所述第二nmos管的源极接地。3.根据权利要求2所述的相变存储器高速数据读出电路，其特征在于，所述钳位电路包括读出位线钳位部和与所述读出位线钳位部连接的寄生匹配阵列钳位部；所述读出位线钳位部包括，第四pmos管，所述第四pmos管的源极连接所述电源电压输入端；第五pmos管，所述第五pmos管的栅极连接所述反相器的输出端，所述第五pmos管的源极连接所述第四pmos管的漏极和所述第四pmos管的栅极；第四nmos管，所述第四nmos管的漏极连接所述第五pmos管的漏极，所述第四nmos管的栅极连接钳位电压输入端；第五nmos管，所述第五nmos管的漏极连接所述第四nmos管的源极以及连接所述相变存储阵列的位线，所述第五nmos管的栅极连接所述反相器的输出端，所述第五nmos管的源极接地；所述寄生匹配阵列钳位部包括，
第六pmos管，所述第六pmos管的源极连接所述第四pmos管的源极；第七pmos管，所述第七pmos管的源极连接所述第六pmos管的栅极以及所述第六pmos管的漏极，所述第七pmos管的栅极连接所述反相器的输出端；第六nmos管，所述第六nmos管的漏极连接所述第七pmos管的漏极，所述第六nmos管的栅极连接所述钳位电压输入端；第七nmos管，所述第七nmos管的漏极连接所述第六nmos管的源极，第七nmos管的栅极连接所述反相器的输出端，所述第七nmos管的源极接地。4.根据权利要求3所述的相变存储器高速数据读出电路，其特征在于，所述第四nmos管与所述第六nmos管为共栅放大管，所述第四nmos管与所述第六nmos管的源端电压对所述相变存储阵列的位线电压钳位,所述第四nmos管与所述第六nmos管对所述相变存储阵列的位线电压放大。5.根据权利要求3所述的相变存储器高速数据读出电路，其特征在于，所述第二nmos管的栅极与所述第二pmos管的栅极的连接处设有第一节点，所述第六nmos管的漏极与所述第七pmos管的漏极的连接处设有第二节点，所述第一节点与所述第二节点连接。所述第三nmos管的栅极与所述第三pmos管的栅极的连接处设有第三节点，所述第四nmos管的漏极与所述第五pmos管的漏极的连接处设有第四节点，所述第三节点与所述第四节点连接。6.根据权利要求5所述的相变存储器高速数据读出电路，其特征在于，所述读出位线钳位部中所述第二节点与所述所述寄生匹配阵列钳位部中所述第四节点连接的晶体管数目相同，所述读出位线钳位部与寄生匹配阵列钳位部具备相同的寄生参数。7.根据权利要求3所述的相变存储器高速数据读出电路，其特征在于，所述预充电电路包括目标位线预充电部和与所述目标位线预充电部连接的寄生匹配阵列预充电部；所述目标位线预充电部包括，第八pmos管，所述第八pmos管的源极连接所述电源电压输入端；第八nmos管，所述第八nmos管的漏极连接所述第八pmos管的栅极和所述第八pmos管的漏极，所述第八nmos管的栅极连接所述第一预充电信号，所述第八nmos管的源极连接所述相变存储阵列的位线；所述寄生匹配阵列预充电部包括，第九pmos管，所述第九pmos管的源极连接所述电源电压输入端；第九nmos管，所述第九nmos管的漏极连接所述第九pmos管的栅极和所述第九pmos管的漏极，所述第九nmos管的栅极连接所述第一预充电信号，所述第九nmos管的源极连接所述参考电流产生电路。8.根据权利要求7所述的相变存储器高速数据读出电路，其特征在于，所述比较电路包括，读电流转换部，所述读电流转换部包括，第十一pmos管，所述第十一pmos管的源极连接所述电源电压输入端，所述第十一pmos管的栅极连接所述第四pmos管的栅极和所述第四pmos管的漏极；第十一nmos管，所述第十一nmos管的漏极连接所述第十一nmos管的栅极和所述第十一pmos管的漏极，所述第十一nmos管的源极接地；
比较部，连接所述读电流转换部，所述比较部包括，第十三pmos管，所述第十三pmos管的源极连接所述电源电压输入端，所述第十三pmos管的栅极连接所述第十一pmos管的栅极；第十四pmos管，所述第十四pmos管的源极连接所述电源电压输入端；第十三nmos管，所述第十三nmos管的漏极连接所述第十三pmos管的漏极，所述第十三nmos管的源极接地；第十四nmos管，所述第十四nmos管的漏极连接所述第十四pmos管的漏极，所述第十四nmos管的栅极连接所述第十一nmos管的栅极与所述第十一nmos管的漏极；参考电流转换部，连接所述比较部，所述参考电流转换部包括，第十二pmos管，所述第十二pmos管的源极连接所述电源电压输入端，所述第十二pmos管的栅极连接所述第十四pmos管的栅极，以及连接所述第六pmos管的栅极和所述第六pmos管的漏极；第十二nmos管，所述第十二nmos管的漏极连接所述第十三nmos管的栅极和所述第十二nmos管的栅极，所述第十二nmos管的源极接地。9.根据权利要求8所述的相变存储器高速数据读出电路，其特征在于，所述参考电流产生电路包括第十nmos管，所述第十nmos管的漏极连接所述第九nmos管的源极，还连接所述第六nmos管的源极和第七nmos管的漏极，还连接所述寄生匹配阵列的位线，所述第十nmos管的栅极连接参考电压输入端，所述第十nmos管的源极接地。10.根据权利要求9所述的相变存储器高速数据读出电路，其特征在于，所述寄生匹配阵列包括，寄生传输门，所述寄生传输门的漏极连接所述读出位线钳位部和所述目标位线预充电部，所述寄生传输门的栅极连接所述外部读使能信号输出端，所述寄生传输门的源极连接寄生匹配单元的寄生相变电阻；n个所述寄生匹配单元，所述寄生匹配单元包括所述寄生相变电阻和寄生选通管，所述寄生选通管的漏极连接所述寄生相变电阻，所述寄生选通管的栅极连接字线，所述寄生选通管的源极悬空；其中n为正整数。11.根据权利要求10所述的相变存储器高速数据读出电路，其特征在于，所述寄生匹配阵列与所述相变存储阵列具有相同的寄生参数。12.一种相变存储器高速数据读出方法，应用于权利要求1-11中任意一项所述的相变存储器高速数据读出电路，其特征在于，包括，步骤s1，所述预充电控制电路基于接收的所述第一读使能信号输出所述第二读使能信号和所述第一预充电信号，当所述第一预充电信号升至电源电压时所述预充电电路产生所述预充电电流对所述相变存储阵列以及所述寄生匹配阵列同时进行预充电操作；步骤s2，所述钳位电路将所述相变存储阵列的位线和所述寄生匹配阵列的位线钳位至相同电压；步骤s3，当所述钳位电路输出的第二预充电信号升高至预设值时，所述第一预充电信号从有效状态变为无效状态，终止预充电操作；步骤s4，读取所述相变存储阵列存储的数据，基于所述相变存储阵列的状态产生所述
读电流，基于寄生匹配单元产生所述参考电流。步骤s5，将所述相变存储阵列位线上的所述读电流和所述寄生匹配阵列的位线上的所述参考电流同时镜像到所述比较电路并进行比较，输出读出电压。13.根据权利要求12所述的相变存储器高速数据读出方法，其特征在于，反相器接收端接收的读使能信号作为所述第一读使能信号，经反相器反向后于输出端输出的所述读使能信号作为所述第二读使能信号，所述第一读使能信号升至电源电压时为有效状态。14.根据权利要求12所述的相变存储器高速数据读出方法，其特征在于，所述预充电电路的预充电电压在第一参考电压和第二参考电压之间，所述相变存储阵列包括晶态相变存储单元和非晶态相变存储单元，所述第一参考电压为所述晶态相变存储单元的位线电压，所述第二参考电压为非晶态相变存储单元的位线电压。15.根据权利要求12所述的相变存储器高速数据读出方法，其特征在于，所述读电流与所述参考电流在预充电时变化曲线保持一致。16.根据权利要求12所述的相变存储器高速数据读出方法，其特征在于，所述预充电电流大于所述读电流。17.根据权利要求12所述的相变存储器高速数据读出方法，其特征在于，所述参考电流介于最大所述读电流与最小所述读电流之间，所述参考电流小于所述相变存储阵列中低阻状态的相变存储单元流过的电流，所述参考电流大于所述相变存储阵列中高阻状态的相变存储单元流过的电流。

技术总结

本发明涉微电子技术领域，具体涉及相变存储器高速数据读出电路及方法，包括，预充电控制电路，钳位电路，寄生匹配阵列，预充电电路，比较电路，参考电流产生电路，所述预充电电路包括目标位线预充电部和寄生匹配阵列预充电部，所述比较电路包括读电流转换部，参考电流转换部和比较部，本发明缩短了数据读出过程中对目标相变存储阵列寄生电容的充电时间，电路简单高效，加快了数据读取速度，引入寄生匹配阵列对寄生效应进行补偿，对目标阵列和寄生匹配阵列同时进行预充电操作，使读电流和参考电流的充电趋势一致，避免误读产生。避免误读产生。避免误读产生。