基于FPGA的UWB雷达信号模拟器及UWB雷达信号产生方法

(一)技术领域

本发明涉及一种基于FPGA(现场可编程门阵列)的UWB(超宽带)雷 达信号模拟器，通过FPGA控制高速DAC(数模转换器)产生各种UWB模拟 信号，可用于通信、雷达等信息传输与探测，属于信息技术领域。

(二)背景技术

根据奈奎斯特采样定律，UWB信号可携带更多的信息，因而在通信、雷 达等领域得到广泛的应用。UWB信号主要分为窄脉冲信号和宽脉冲调制UWB 信号。前者脉冲宽度窄发射和接收较为困难。后者与传统调制信号形式相似， 具有较高的平均功率，作用距离远，因而应用广泛。例如，美国的WIMIDEA 通信系统采用500MHz带宽的宽脉冲调制UWB信号；美国最先进的GBR(地 基雷达)同样采用宽脉冲调制信号UWB信号，其带宽为1GHz。

模拟和数字的方法均可产生模拟信号。传统的模拟信号产生方法利用VCO (压控振荡器)等模拟器件完成信号产生。数字产生方法利用DAC将数字序 列转换为模拟信号，从而完成模拟信号的生成。与模拟信号产生方法比较而言， 数字产生方法具有信号幅度、相位易于控制等优点，因而得到广泛应用。数字 产生波形的方式主要有：直接数字频率合成法(DDFS)和直接数字波形合成 法(DDWS)两种。

DDFS通过相位累加、幅度查表计算每个采样时刻波形的数值，然后经过 DAC转换成模拟信号。DDFS的工作实质是以参考时钟频率对相位进行可控间 隔计算，完成采样值的模拟重构。

DDWS根据信号形式预先计算各点采样值，按顺序存放于高速存储器中， 产生信号时通过采样时钟产生的地址，依次读出各点的采样值，通过DAC转 换成模拟信号。DDWS以参考时钟频率产生波形存储地址，直接读取波形数据 完成采样值的模拟重构。

从具体实现所需的器件来看，两者都需要高速器件产生UWB信号。DDFS 一般使用专门用于产生LFM信号的DDS器件，产生信号的形式单一，产生信 号的频率也无法随意变化，对器件的依赖性也更强。相比而言，DDWS法可产 生任率、任何形式的波形，实现对信号参数的控制及对波形数据的随意修 改，方便进行预失真补偿。

脉冲串形式的PD(脉冲多普勒)雷达，可同时得到目标的距离、速度和 角度信息，因此大部分雷达采用PD工作模式。而PD雷达信号多种多样，包 括：相参脉冲串、非相参脉冲串；脉冲内调制单频信号、脉冲内调制LFM(线 性调频)信号、脉冲内调制相位编码信号；脉冲重复周期滑动、脉冲重复周期 抖动、脉冲宽度滑动、脉冲宽度抖动等。

高精度的雷达系统需要产生的雷达信号具有高精度的频率、相位、幅度稳 定性，同时需要信号变换时的快速灵活性。

(三)发明内容

本发明的目的在于提供一种基于FPGA的UWB雷达信号模拟器及UWB 雷达信号产生方法，以解决UWB雷达信号产生需要解决信号参数稳定性，及 波形快速切换等问题。

本发明提出的基于FPGA的UWB雷达信号产生方法采用直接数字波形合 成法，即首先根据待产生的雷达信号形式预先计算各点采样值，按顺序存放于 高速存储器中，之后通过采样时钟产生的地址，依次读出各点的采样值，通过 DAC转换成模拟信号。

本发明提出的UWB雷达信号产生方法是在基于FPGA结构的硬件系统上 实现的，该系统一种基于FPGA的UWB雷达信号模拟器，主要包括：PC104 (PCI)接口模块、RAM模块、FPGA模块和高速DAC模块等部分组成。

PC104(PCI)接口模块：本发明提供一个PC104(PCI)的主机接口，完 成与PC104形式的主机通过PCI协议完成数据传输。PC104接口模块采用 PCI9054芯片，PCI9054是一个32位33M总线主控I/O加速器，完全支持PCI2.2 规范，最高可达132MB/s的突发传输速度。PCI9054采用了PLX公司先进的 数据流水线架构(Data pipe architecture)，支持三种操作模式，M模式，C模式， J模式，其中J模式是本地总线的数据线与地址线复用模式，也是本文设计中 所采用的模式。

RAM模块：本发明采用6片32位宽的ZBT-SRAM作为数据缓存，实现 100％的总线利用率，最高工作频率为200MHz。每3个存储器一组，由两个独 立的控制器控制，两组既可乒乓工作，也可同时工作。每个控制器的最高数据 带宽为12*1600Mbps，可满足当前大多数采样率DAC的数据率要求。

FPGA模块：本发明的FPGA采用Xilinx公司推出的Virtex-4系列产品 XC4VLX40。该FPGA内部具有丰富的资源，包括8个数字时钟管理器(DCM)、 288Kbits的分布RAM、64×16kByte的Block RAM、64个XtremeDSP单元、 640个可配置I/O引脚。FPGA是本发明的数字中心，完成几乎所有的控制逻 辑，包括：PCI接口控制模块、RAM控制模块、高速DAC控制模块、雷达波 形控制模块等。

高速DAC模块：DAC是本发明最为关键的模拟器件，其性能直接决定着 模拟信号的质量。而D/A芯片的选择需要严格考虑转换速率、量化比特数、功 耗等因素的影响。目前转换速率达到1.2Gpbs的D/A芯片有ATMEL公司提供 的TS86101G2B和ADI公司提供的AD9736，综合考虑了上述因素本发明采用 了ADI公司的AD9736。AD9736的转换速率为1.2Gsps、位宽14bits，数据输 入电平采用低电压差分信号电平——LVDS，既提供了足够高的资料变换速率， 又降低了系统的功耗。

上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，其中 PCI接口控制模块完成FPGA模块与PCI接口模块的对接，控制上位机产生的 数据由PCI接口模块传输到FPGA模块内部；RAM控制模块完成FPGA模块 与RAM模块的对接，实现了数据在FPGA与ZBT-SRAM之间的传输；高速 DAC控制模块完成FPGA模块与高速DAC模块的对接，控制高速DAC模块 产生各种雷达波形。

本发明一种基于FPGA的UWB雷达信号产生方法，具体为：

(1)、波形数据的产生

本发明提出的UWB雷达信号模拟器是基于直接数字波形合成法，其中波 形数据的产生由上位机PC104完成；上位机PC104主要完成各种输出波形的设 置，并通过内部软件产生输出波形的采样数据。

(2)、波形数据的传递

本发明提出的UWB雷达信号模拟器提供一个PC104(PCI)接口用来实现 波形数据在上位机PC104和FPGA之间的传输，其中波形数据在二者之间的传 输时序及传输模式由PC104(PCI)接口模块控制实现。

(3)、波形数据的存储

FPGA接收来自上位机PC 104的采样数据后首先要将采样数据进行存储， 本发明采用6片32位宽的ZBT-SRAM存储波形数据，实现100％的总线利用 率；每3个存储器一组，由两个独立的控制器控制，两组既可乒乓工作，也可 同时工作；整个数据的存储过程由FPGA模块和RAM模块共同控制实现。

(4)、波形数据的转换

ZBT-SRAM中存储的波形数据最终需要通过数模转换以模拟信号的形式 输出，从而得到实际需求的雷达信号；FPGA模块控制RAM模块按顺序访问 ZBT-SRAM以读取其中存储的波形数据，然后将读取的波形数据依次传递给高 速DAC模块，最后由FPGA模块控制高速DAC模块完成各种雷达波形的产生。

本发明提出的基于FPGA的UWB雷达信号产生方法，其优点和功效主要 在于：

(1)本发明采用了FPGA的系统结构和数字产生方法，由PC104(PCI) 上位机完成各种波形编辑和数据生成任务，利用FPGA控制高速DAC完成 UWB模拟信号产生。能够发挥PC104主机与PC机操作系统兼容，算法软件 编写容易的优点；同时发挥FPGA产生快速逻辑和DAC高速数据生成的优点。 既保障了系统的灵活性，又满足实际应用中对实时性的要求。

(2)本发明提出的UWB雷达信号产生方法，利用FPGA控制实时产生各 种脉冲内调制单频信号、脉冲内调制LFM信号、脉冲内调制相位编码信号、 脉冲重复周期捷变、脉冲重复周期滑动、脉冲重复周期抖动、脉冲宽度捷变、 脉冲宽度滑动、脉冲宽度抖动等相参/非相参脉冲串，可用于各种PD雷达信号 产生、有源干扰等领域。

(3)本发明提出的UWB雷达信号产生方法，不仅可用于各种雷达信号产 生。由于本系统具有可编程的特点，可产生各种形式的UWB调制信号，可用 于通信等领域。

(4)本发明具有系统软件开发成本低、周期短、便于维护和功能升级等 特点。此外，FPGA方便开发人员进行性能调试。

附图说明

图1是数字式信号产生方法示意图。

图2是数字式信号产生方法结构框图。

图3是PD雷达典型信号产生方法示意图。

图4是脉冲参数变化PD雷达信号产生方法示意图。

图5是脉冲周期参差信号产生方法示意图。

图6是基于FPGA的UWB雷达信号模拟器结构图。

图7是FPGA内部功能结构图。

图8是ZBT-SRAM控制器结构图。

图9是输入数据格式转换图。

具体实施方式

下面结合附图，对发明的具体技术方案做进一步的说明。

本发明产生模拟信号的方法采用存储器直读法(DDWS)，信号产生方法如 图1所示。首先用户设计需要产生的信号波形，根据采样定律对信号波形进行 采样。接着将采样后的数字信号保存在存储器中。最后产生模拟信号时，按照 采样时钟产生的存储器的地址，依次读出各采样点的数值，通过DAC转换成 模拟信号。

本发明设计的信号模拟器产生方法结构如图2所示，能够同时产生两路正 交(I、Q)模拟信号，从而可产生更高带宽的模拟信号。预先计算I、Q两路 正交信号各采样点的数值，并按顺序存放于高速存储器中。需要产生模拟信号 时，由FPGA按照采样时钟产生的存储器的地址，依次读出各采样点的数值， 通过DAC转换成I、Q两路正交信号。

而PD雷达信号是以脉冲形式重复出现的如图3所示，标准PD雷达的信 号形式由如下参数决定：脉冲重复周期PRT、脉冲宽度τ、脉冲内信号形式。 实际应用中的PRT、脉内信号频率常常会变换，这就是脉冲重复周期参差、脉 冲重复周期捷变、脉内载频频率线性变化、脉内载频频率捷变等形式的PD信 号。

标准PD雷达的产生方式如图3所示，当三个参数PRT、τ和f为常数时， 就可确定信号形式；产生标准PD信号时利用计数器分别控制脉冲重复周期和 宽度，当时间到达脉冲内信号时，打开DAC将存储器中的信号输出产生脉冲 内信号。

为了提高雷达信号的抗干扰能力和满足解模糊等处理要求，PD雷达在实 际应用中都会采用多种复杂的信号形式，其产生方式如图4所示，除了PRT、τ 和f外，增加了两个参数δ和Δ。同样由计数器控制PD信号的脉冲重复周期和 宽度，只是每个脉冲重复周期和宽度均可变化，其变化规律由δ和Δ分别控制。 当δ＝0、Δ为常数时，产生是脉冲重复周期滑动的PD雷达信号；当δ＝0、Δ为 随机数时，产生是脉冲重复周期抖动的PD雷达信号；当Δ＝0、δ为常数时， 产生是脉冲宽度滑动的PD雷达信号；当Δ＝0、δ为随机数时，产生是脉冲宽 度抖动的PD雷达信号；此外，PD雷达信号的脉冲重复周期和脉内载频同时变 化，从而形成更为复杂的信号模式。

利用图5所示方法采用多组PRT参数控制，可完成脉冲重复周期参差波形。

本发明提出的完成上述UWB雷达信号产生方法的系统结构如图6所示。 系统包括PC104(PCI)接口模块、SRAM模块、FPGA模块和高速DAC模块 等部分。用户通过PC104上位机上的软件完成雷达波形编辑、信号采样点数值 生成，通过驱动程序，将信号数值经PC104(PCI)接口传送到FPGA控制的 RAM模块中；最后由FPGA模块控制高速DAC模块产生各种雷达波形。其中 FPGA模块是本发明的核心控制器，完成本发明的PC104(PCI)接口控制、SRAM 模块控制、DAC控制、雷达波形控制等功能。高速DAC模块是本发明的核心 模拟器件，其性能直接决定了模拟信号的质量。SRAM模块在本发明中用来存 放波形数据。PC104(PCI)接口模块是本发明和上位机通信的接口。

本发明提供一个PC104(PCI)的主机接口，与PC104主机通过PCI协议 完成数据传输。PCI接口芯片采用PCI9054，PCI9054是一个32位33M总线主 控I/O加速器，完全支持PCI2.2规范，最高可达132MB/s的突发传输速度。 PCI9054采用了PLX公司先进的数据流水线架构(Data pipe architecture)，支持 三种操作模式，M模式，C模式，J模式，其中J模式是本地总线的数据线与 地址线复用模式，也是本发明中所采用的模式。

本发明采用6个32位宽的ZBT-SRAM作为数据缓存，每3个一组构成独 特的存储结构，分别由两个独立的控制器控制。SRAM的访问速度可达到 200MHz，因此每个控制器的最高数据带宽为16*1200Mbps，可满足1.2GHz数 据转换率16bits宽度DAC的数据存储需要。

本发明的DAC采用ADI的AD9736。作为一个UWB雷达信号模拟器， D/A转换芯片的性能直接决定了模拟信号的质量，而D/A芯片的选择需要严格 考虑转换速率、量化比特数、功耗等因素的影响。目前转换速率达到1.2Gpbs 的D/A芯片有ATMEL公司提供的TS86101G2B和ADI公司提供的AD9736， 综合考虑了上述因素本发明采用了ADI公司的AD9736。AD9736的转换速率 为1.2Gsps、位宽14bits，数据输入电平采用低电压差分信号电平——LVDS， 既提供了足够高的资料变换速率，又降低了系统的功耗。

本发明的FPGA采用Xilinx公司推出的Virtex-4系列产品XC4VLX40。 该FPGA内部具有丰富的资源，包括8个数字时钟管理器(DCM)、288Kbits的 分布RAM、64×16kByte的Block RAM、64个XtremeDSP单元、640个可配 置I/O引脚。FPGA是本发明的控制核心，完成几乎所有的控制逻辑，包括： PCI接口模块控制、SRAM模块控制、高速DAC模块控制、雷达波形控制等。

FPGA内部功能结构如图7所示。内部各功能模块通过总线连接，各功能 模块并行工作。PCI接口提供与PC 104上位机之间的数据通道，上位机通过该 接口，可访问FPGA内部各功能模块，通过寄存器控制各模块的工作方式。

信号模拟器的技术指标包括：带宽、稳定性、信号种类等，信号带宽是模 拟器的重要技术指标。本发明利用两路高性能DAC芯片，产生两路带宽为 600MHz的模拟信号。外部经IQ正交调制可合成一路带宽为1.2GHz的模拟信 号。

数字方法还有一个重要的技术指标：模拟信号的时间长度。时间长度T由 存储器深度M和采样率fs决定，T＝M/fs。本发明中的M＝6M，fs＝1.2GSPS T＝6M/1.2G＝500μS，即能够产生500μS长的数据。本发明可产生脉冲宽度小于 500μS带宽1GHz的PD雷达信号。

本发明中1.2GSPS高性能DAC的控制、数据存储、传输方法直接决定着 本发明的性能指标，其数据通路及控制方法如图8所示。包括PCI、SRAM、 DAC三个数据接口，三者的数据宽度、数据传输速率不尽相同。本发明利用两 个输入输出宽度不同的FIFO完成三者之间的数据传输。PCI与SRAM之间的 FIFO(称为写数据FIFO)输入32bits输出96bits，分别对应于PCI32bits、3个 SRAM共96bits，PCI输入数据的时钟为33MHz，输出到SRAM数据的时钟为 200MHz。SRAM与DAC之间的FIFO(称为读数据FIFO)输入96bits输出14bits， 分别对应于3个SRAM共96bits、DAC 14bits，SRAM输入数据的时钟为 200MHz，输出到DAC数据的时钟为1.2GHz。

写数据FIFO输入数据率为33MHz*32bits＝132MBPS，输出的数据率为 200MHz*96bits＝2.4GBPS，输入数据率小于输出数据率，输入输出数据率之比 为5.5％。本发明产生PD雷达信号，需要传输的为脉内信号，对于占空比小于 5.5％的PD雷达可经PC104(PCI)实时传输。事实上，PD雷达信号的脉内信 号一般是固定不变的，因此可在系统初始化时由PC104经PCI总线进行装订。 装订时还要传输PD信号的其他参数，如PRT、τ等。由此可见，写数据FIFO 是在系统初始化时使用，因此输入数据慢于输出数据会增加系统初始化时间， 并不会影响系统使用时的性能指标。

与写数据FIFO不同，读数据FIFO是连接SRAM和DAC之间的数据通道， 该FIFO的输入输出数据率必须严格匹配，以满足DAC数据输出的要求。读数 据FIFO输入数据率为200MHz*96bits＝2.4GBPS，输出的数据率为1.2GHz* 14bits＝2.1GBPS，输入数据率大于输出数据率，满足DAC高速输出的要求。

PCI总线上传输的32bits的数据中只有28bits有用，每14bits作为DAC的 数据输入。系统工作过程中数据的格式转换如图9所示。PCI总线上传输的数 据按顺序记为D0，D1，D2……，其中每3*32bits数据构成一组，FPGA把每组数 据分别存储到ZBT-SRAM0，ZBT-SRAM1，ZBT-SRAM2中，即ZBT-SRAM0中存 储D0，D3……，ZBT-SRAM1中存储D1，D4……，ZBT-SRAM2中存储 D2，D5……，之后每三个数据一组传输到读数据FIFO，数据在读数据FIFO中按 照D0_H，D0_L，D1_H，D1_L……存储，其中D0_H对应D0的高16bits(14bits 为有效数据)，D0_L对应D0的低16bits(14bits为有效数据)，最后读数据FIFO 里的数据按顺序通过AD9736转化为模拟信号。

系统初始化时，用户生成的脉内波形数据通过32bits的PCI总线接口，传 输到SRAM控制模块的输入FIFO中；SRAM的控制模块将输入FIFO中的数 据分别送到3个32bits的SRAM中；当模拟信号产生到脉内信号时，SRAM控 制模块以200MHz的速度读取3个SRAM共3*32bits的数据，并将数据通过控 制模块中的DAC输出FIFO传输给DAC；FPGA以1.2GHz的速度将14bits宽 的数据输入到DAC；DAC芯片输出后经过重构滤波器等转换为模拟信号。

图11为本发明输出正弦信号和线性调频信号的频谱。

本发明的性能指标如表1所示。

由于本发明采用超大规模FPGA作为主要控制芯片，PC104作为上位机， 因此系统具有较强的可编程性和扩展性。利用FPGA强大的信号处理能力，可 以在FPGA中编写实时信号产生逻辑，从而克服存储器容量和PCI传输速度的 限制。经过用户编程可以完成任意波形的产生。