移位寄存器单元及其驱动方法、面板驱动电路、显示装置与流程

1.本公开涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、面板驱动电路、显示装置。

背景技术：

2.栅极驱动电路，也称阵列基板行驱动(gate drive on array，goa)电路通常包括多个级联的移位寄存器单元，也称goa单元。每个goa单元与显示面板中的一行像素耦接，并用于驱动该一行像素发光。相应的，由该多个级联的goa单元可以实现对显示面板中多行像素的逐行扫描驱动，使得显示面板显示。
3.但是，传统的逐行扫描驱动无法实现局部刷新，即无法使得仅部分行像素发光，驱动灵活性较差。

技术实现要素：

4.提供了一种移位寄存器单元及其驱动方法、面板驱动电路、显示装置，可以解决相关技术中无法实现局部刷新，驱动灵活性较差的问题。
5.所述技术方案如下：
6.一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
7.输入电路，分别与输入端、第一电源端和第一上拉节点耦接，用于响应于所述输入端提供的输入信号，控制所述第一电源端与所述第一上拉节点的通断；
8.输出控制电路，分别与第一控制端、所述第一上拉节点、第二上拉节点、第二控制端和第二电源端耦接，用于响应于所述第一控制端提供的第一控制信号，控制所述第一上拉节点和所述第二上拉节点的通断，以及响应于所述第二控制端提供的第二控制信号，控制所述第二电源端与所述第二上拉节点的通断；
9.第一输出电路，分别与所述第二上拉节点、第一时钟端和第一输出端耦接，用于响应于所述第二上拉节点的电位，控制所述第一时钟端与所述第一输出端的通断，所述第一输出端用于与显示面板中的栅线耦接；
10.第二输出电路，分别与所述第一上拉节点、所述第一时钟端和第二输出端耦接，用于响应于所述第一上拉节点的电位，控制所述第一时钟端与所述第二输出端的通断，所述第二输出端用于与另一级移位寄存器单元耦接。
11.可选的，所述输出控制电路包括：
12.输出隔离子电路，分别与所述第一控制端、所述第一上拉节点和所述第二上拉节点耦接，用于响应于所述第一控制信号，控制所述第一上拉节点和所述第二上拉节点的通断；
13.输出控制子电路，分别与所述第二控制端、所述第二电源端和所述第二上拉节点耦接，用于响应于所述第二控制信号，控制所述第二电源端与所述第二上拉节点的通断。
14.可选的，所述输出隔离子电路包括：第一晶体管；所述输出控制子电路包括：第二
晶体管；
15.所述第一晶体管的栅极与所述第一控制端耦接，所述第一晶体管的第一极与所述第一上拉节点耦接，所述第一晶体管的第二极与所述第二上拉节点耦接；
16.所述第二晶体管的栅极与所述第二控制端耦接，所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第二上拉节点耦接。
17.可选的，所述移位寄存器单元还包括：
18.串联于所述第一上拉节点和所述第二输出电路之间的输出隔离电路，所述输出隔离电路还与第三控制端耦接，所述输出隔离电路用于响应于所述第三控制端提供的第三控制信号，控制所述第一上拉节点与所述第二输出电路的通断。
19.可选的，所述输出隔离电路包括：第三晶体管；
20.所述第三晶体管的栅极与所述第三控制端耦接，所述第三晶体管的第一极与所述第一上拉节点耦接，所述第三晶体管的第二极与所述第二输入电路耦接。
21.可选的，所述第一输出电路包括：第四晶体管和第一电容；所述第二输出电路包括：第五晶体管和第二电容；
22.所述第四晶体管的栅极与所述第二上拉节点耦接，所述第四晶体管的第一极与所述第一时钟端耦接，所述第四晶体管的第二极与所述第一输出端耦接；
23.所述第一电容的一端与所述第四晶体管的栅极耦接，所述第一电容的另一端与所述第四晶体管的第二极耦接；
24.所述第五晶体管的栅极与所述第一上拉节点耦接，所述第五晶体管的第一极与所述第一时钟端耦接，所述第五晶体管的第二极与所述第二输出端耦接；
25.所述第二电容的一端与所述第五晶体管的栅极耦接，所述第二电容的另一端与所述第五晶体管的第二极耦接。
26.可选的，所述移位寄存器单元还包括：
27.复位电路，分别与复位信号端、第三电源端和所述第一上拉节点耦接，用于响应于所述复位信号端提供的复位信号，控制所述第三电源端与所述第一上拉节点的通断；
28.使能电路，分别与使能信号端、所述第一输出端和所述第二输出端耦接，用于响应于所述使能信号端提供的使能信号，控制所述使能信号端与所述第一输出端的通断，并控制所述使能信号端与所述第二输出端的通断；
29.下拉控制电路，分别与所述输入端、所述第二电源端、第二时钟端、总复位信号端、所述第一上拉节点、所述使能信号端和下拉节点耦接，用于响应于所述输入信号、所述第一上拉节点的电位、所述总复位信号端提供的总复位信号和所述使能信号，控制所述第二电源端与所述下拉节点的通断，响应于所述第二时钟端提供的第二时钟信号，控制所述第二时钟端与所述下拉节点的通断；
30.下拉电路，分别与所述下拉节点、所述第二电源端、所述第一上拉节点、所述第一输出端和所述第二输出端耦接，用于响应于所述下拉节点的电位，控制所述第二电源端与所述第一上拉节点的通断，控制所述第二电源端与所述第一输出端的通断，以及控制所述第二电源端与所述第二输出端的通断。
31.可选的，所述输入电路包括：第六晶体管；所述复位电路包括：第七晶体管；所述使能电路包括：第八晶体管和第九晶体管；所述下拉控制电路包括：第十晶体管、第十一晶体
管、第十二晶体管、第十三晶体管、第十四晶体管和第三电容；所述下拉电路包括：第十五晶体管、第十六晶体管和第十七晶体管；
32.所述第六晶体管的栅极与所述输入端耦接，所述第六晶体管的第一极与所述第一电源端耦接，所述第六晶体管的第二极与所述第一上拉节点耦接；
33.所述第七晶体管的栅极与所述复位信号端耦接，所述第七晶体管的第一极与所述第三电源端耦接，所述第七晶体管的第二极与所述第一上拉节点耦接；
34.所述第八晶体管的栅极和第一极，以及所述第九晶体管的栅极和第一极均与所述使能信号端耦接，所述第八晶体管的第二极与所述第一输出端耦接，所述第九晶体管的第二极与所述第二输出端耦接；
35.所述第十晶体管的栅极与所述输入端耦接，所述第十一晶体管的栅极和第一极均与所述第二时钟端耦接，所述第十二晶体管的栅极与所述第一上拉节点耦接，所述第十三晶体管的栅极与所述总复位信号端耦接，所述第十四晶体管的栅极与所述使能信号端耦接，所述第十晶体管的第一极、所述第十二晶体管的第一极、所述第十三晶体管的第一极和所述第十四晶体管的第一极均与所述第二电源端耦接，所述第十晶体管的第二极、所述第十一晶体管的第二极、所述第十二晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的第二极均与所述下拉节点耦接；
36.所述第三电容的一端与所述下拉节点耦接，所述第三电容的另一端与所述第二电源端耦接；
37.所述第十五晶体管的栅极、所述第十六晶体管的栅极和所述第十七晶体管的栅极均与所述下拉节点耦接，所述第十五晶体管的第一极、所述第十六晶体管的第一极和所述第十七晶体管的第一极均与所述第二电源端耦接，所述第十五晶体管的第二极与所述第一上拉节点耦接，所述第十六晶体管的第二极与所述第一输出端耦接，所述第十七晶体管的第二极与所述第二输出端耦接。
38.另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述一方面所述的移位寄存器单元，所述方法包括：
39.第一阶段，输入端提供第一电位的输入信号，输入电路响应于所述输入信号，控制所述第一电源端与所述第一上拉节点导通；
40.第二阶段，若需输出，则第一控制端提供第一电位的第一控制信号，第二控制端提供第二电位的第二控制信号，输出控制电路响应于所述第一控制信号，控制所述第一上拉节点与所述第二上拉节点导通，且响应于所述第二控制信号，控制第二电源端与所述第二上拉节点断开耦接，第一输出电路响应于所述第二上拉节点的电位，控制第一时钟端与第一输出端导通，第二输出电路响应于所述第一上拉节点的电位，控制所述第一时钟端与第二输出端导通；
41.在所述第二阶段，若无需输出，则所述第一控制端提供第二电位的第一控制信号，所述第二控制端提供第一电位的第二控制信号，所述输出控制电路响应于所述第一控制信号，控制所述第一上拉节点与所述第二上拉节点断开耦接，且响应于所述第二控制信号，控制第二电源端与所述第二上拉节点导通，所述第一输出电路响应于所述第二上拉节点的电位，控制所述第一时钟端与所述第一输出端断开耦接，所述第二输出电路响应于所述第一上拉节点的电位，控制所述第一时钟端与第二输出端导通。
42.又一方面，提供了一种面板驱动电路，用于驱动显示面板；所述面板驱动电路包括：栅极驱动电路，所述栅极驱动电路包括：级联的多个移位寄存器单元，且所述移位寄存器单元包括如上述一方面所述的移位寄存器单元。
43.可选的，所述多个移位寄存器单元被划分为多组移位寄存器单元，每组移位寄存器单元包括依次级联的至少两个移位寄存器单元；
44.并且，每组移位寄存器单元中，各个移位寄存器单元与相同的第一控制端耦接，且各个移位寄存器单元与相同的第二控制端耦接；
45.以及，所述多组移位寄存器单元与不同的多个第一控制端一一对应耦接，所述多组移位寄存器单元与不同的多个第二控制端一一对应耦接。
46.可选的，所述显示面板具有多个分区，所述多个移位寄存器单元被划分为与所述多个分区一一对应耦接的多组移位寄存器单元，每组移位寄存器单元包括依次级联的至少两个移位寄存器单元；所述面板驱动电路还包括：
47.与所述多个分区一一对应的多个开启使能电路，每个开启使能电路均分别与控制电源端、开启信号端、多个开启控制端、下拉电源端和目标节点耦接，所述目标节点与对应分区的一组移位寄存器单元耦接，每个所述开启使能电路用于响应于所述控制电源端提供的控制电源信号，控制所述开启信号端与所述目标节点的通断，以及响应于所述多个开启控制端提供的开启控制信号，控制所述下拉电源端与所述目标节点的通断；
48.其中，所述多个开启使能电路的多个开启控制端与多条开启控制线耦接；所述多个开启控制端的数量n与所述多个分区的数量m满足：2n＝m，所述多条开启控制线的数量k满足：k＝2n，n、m和k均为大于1的整数。
49.可选的，每个开启使能电路包括：
50.开关子电路，分别与所述控制电源端、所述开启信号端和所述目标节点耦接，用于响应于所述控制电源端提供的控制电源信号，控制所述开启信号端与所述目标节点的通断；
51.控制子电路，分别与所述多个开启控制端、所述下拉电源端和所述目标节点耦接，用于响应于所述多个开启控制端提供的开启控制信号，控制所述下拉电源端与所述目标节点的通断。
52.可选的，所述开关子电路包括：开关晶体管；所述控制子电路包括：多个控制晶体管；
53.所述开关晶体管的栅极与所述控制电源端耦接，所述开关晶体管的第一极与所述开启信号端耦接，所述开关晶体管的第二极与所述目标节点耦接；
54.所述多个控制晶体管的栅极与所述多个开启控制端一一对应耦接，所述多个控制晶体管的第一极均与所述下拉电源端耦接，所述多个控制晶体管的第二极均与所述目标节点耦接。
55.再一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述又一方面所述的面板驱动电路；
56.其中，所述面板驱动电路中的栅极驱动电路与所述显示面板耦接，并用于为所述显示面板传输栅极驱动信号。
57.综上所述，本公开实施例提供的技术方案带来的有益效果至少可以包括：
58.提供了一种移位寄存器单元及其驱动方法、面板驱动电路、显示装置。其中，该移位寄存器单元中，输入电路能够在输入端的控制下，控制第一电源端与第一上拉节点的通断。输出控制电路能够在控制端的控制下，控制第二电源端与第二上拉节点的通断，且控制第一上拉节点与第二上拉节点的通断。第一输出电路能够基于第二上拉节点的电位，控制第一时钟端与耦接栅线的第一输出端的通断。第二输出电路能够基于第一上拉节点的电位，控制第一时钟端与耦接另一级移位寄存器单元的第二输出端的通断。如此，可以通过灵活设置控制端提供的控制信号，使得在不干扰向另一级移位寄存器单元输出信号的前提下，灵活控制第一时钟端与第一输出端的通断，即灵活控制向栅线输出或是不输出栅极驱动信号。进而，即可使得包括该移位寄存器单元的栅极驱动电路实现对各行像素的局部刷新。
附图说明
59.为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
60.图1是本公开实施例提供的一种移位寄存器单元的结构示意图；
61.图2是本公开实施例提供的另一种移位寄存器单元的结构示意图；
62.图3是本公开实施例提供的又一种移位寄存器单元的结构示意图；
63.图4是本公开实施例提供的再一种移位寄存器单元的结构示意图；
64.图5是本公开实施例提供的再一种移位寄存器单元的结构示意图；
65.图6是本公开实施例提供的一种移位寄存器单元的驱动方法流程图；
66.图7是本公开实施例提供的一种移位寄存器单元耦接的信号端的时序图；
67.图8是本公开实施例提供的另一种移位寄存器单元耦接的信号端的时序图；
68.图9是本公开实施例提供的一种栅极驱动电路的结构示意图；
69.图10是本公开实施例提供的另一种栅极驱动电路的结构示意图；
70.图11是本公开实施例提供的一种面板驱动电路的结构示意图；
71.图12是本公开实施例提供的一种开启使能电路的结构示意图；
72.图13是本公开实施例提供的另一种开启使能电路的结构示意图；
73.图14是本公开实施例提供的一种开启使能电路耦接的信号端的时序图；
74.图15是本公开实施例提供的一种显示装置的结构示意图。
具体实施方式
75.为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
76.本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极和漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间
端为控制极，也可以称为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管中的任一种，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
77.图1是本公开实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元包括：输入电路01，输出控制电路02，第一输出电路03，以及第二输出电路04。
78.其中，输入电路01分别与输入端input、第一电源端cn和第一上拉节点pu1耦接(即，电连接)。输入电路01用于响应于输入端input提供的输入信号，控制第一电源端cn与第一上拉节点pu1的通断。
79.例如，输入电路01可以在输入端input提供的输入信号的电位为第一电位时，控制第一电源端cn与第一上拉节点pu1导通，此时，第一电源端cn提供的第一电源信号即可以传输至(也可以称为写入至)第一上拉节点pu1。以及，输入电路01可以在输入端input提供的输入信号的电位为第二电位时，控制第一电源端cn与第一上拉节点pu1断开耦接。
80.可选的，第一电源信号的电位可以为第一电位。对于移位寄存器单元而言，第一电位可以为有效电位，第二电位可以为无效电位。并且，第一电位可以为高电位，第二电位可以为低电位，即第一电位可以大于第二电位。当然，在一些其他实施例中，第一电位也可以为低电位，相应的，第二电位可以为高电位。
81.输出控制电路02分别与第一控制端vgh_1、第一上拉节点pu1、第二上拉节点pu2、第二控制端gc和第二电源端vgl耦接。输出控制电路02用于响应于第一控制端vgh_1提供的第一控制信号，控制第一上拉节点pu1和第二上拉节点pu2的通断，以及响应于第二控制端gc提供的第二控制信号，控制第二电源端vgl与第二上拉节点pu2的通断。
82.例如，输出控制电路02可以在第一控制端vgh_1提供的第一控制信号的电位为第一电位时，控制第一上拉节点pu1与第二上拉节点pu2导通。此时，写入至第一上拉节点pu1的电位可以进一步写入至第二上拉节点pu2。以及，输出控制电路02可以在第一控制端vgh_1提供的第一控制信号的电位为第二电位时，控制第一上拉节点pu1与第二上拉节点pu2断开耦接。
83.同理，输出控制电路02可以在第二控制端gc提供的第二控制信号的电位为第一电位时，控制第二电源端vgl与第二上拉节点pu2导通。此时，第二电源端vgl提供的第二电源信号可以传输至第二上拉节点pu2。以及，输出控制电路02可以在第二控制端gc提供的第二控制信号的电位为第二电位时，控制第二电源端vgl与第二上拉节点pu2断开耦接。可选的，第二电源信号的电位可以为第二电位。
84.第一输出电路03分别与第二上拉节点pu2、第一时钟端clk1和第一输出端gout耦接。第一输出电路03用于响应于第二上拉节点pu2的电位，控制第一时钟端clk1与第一输出端gout的通断。其中，第一输出端gout用于与显示面板中的栅线gate耦接，相应的，传输至第一输出端gout的信号可以作为栅极驱动信号提供给栅线gate。因栅线gate一般与显示面板中的一行像素负载(loading)耦接，故第一输出电路03也可以称为负载输出电路。并且，栅极驱动电路可以包括多个移位寄存器单元，该多个移位寄存器单元的第一输出端gout可
以通过多条栅线gate与显示面板中的多行像素一一对应耦接。
85.例如，第一输出电路03可以在第二上拉节点pu2的电位为第一电位时，控制第一时钟端clk1与第一输出端gout导通，此时，第一时钟端clk1提供的第一时钟信号可以传输至第一输出端gout，该第一时钟信号即为传输至栅线gate的栅极驱动信号。以及，第一输出电路03可以在第二上拉节点pu2的电位为第二电位时，控制第一时钟端clk1与第一输出端gout断开耦接。
86.第二输出电路04分别与第一上拉节点pu1、第一时钟端clk1和第二输出端outc耦接。第二输出电路04用于响应于第一上拉节点pu1的电位，控制第一时钟端clk1与第二输出端outc的通断。其中，第二输出端outc用于与另一级移位寄存器单元耦接，如，用于与另一级移位寄存器单元的输入端input耦接。相应的，传输至第二输出端outc的信号可以作为输入信号提供至另一级移位寄存器单元。进而，第二输出电路04也可以称为级联输出电路。
87.例如，第二输出电路04可以在第一上拉节点pu1的电位为第一电位时，控制第一时钟端clk1与第二输出端outc导通，此时，第一时钟端clk1提供的第一时钟信号可以传输至第二输出端outc，该第一时钟信号即为传输至下一级移位寄存器单元的信号。以及，第二输出电路04可以在第一上拉节点pu1的电位为第二电位时，控制第一时钟端clk1与第二输出端outc断开耦接。
88.基于上述实施例记载可知，可以利用共用一个第一上拉节点pu1的方式，将目前既用于耦接栅线gate又用于级联移位寄存器单元的一个输出端分为第一输出端gout和第二输出端outc共两个输出端，来分别耦接栅线gate和级联另一级移位寄存器单元。以及，可以利用第一控制端vgh_1控制第一上拉节点pu1与第二上拉节点pu2的通断，并利用第二控制端gc控制第二电源端vgl与第二上拉节点pu2之间的通断，使得可以灵活控制第二上拉节点pu2的电位，以进一步灵活控制第一输出电路03响应于第二上拉节点pu2的电位向耦接栅线gate的第一输出端gout的输出，而又不影响第一上拉节点pu1的电位。
89.例如，在第一上拉节点pu1的电位为第一电位，第二输出电路04正常控制第一时钟端clk1与第二输出端outc导通，第一时钟端clk1向第二输出端outc传输第一时钟信号时，可以通过设置第一控制端vgh_1提供第二电位的第一控制信号，且设置第二控制端gc提供第一电位的第二控制信号，使得第一上拉节点pu1与第二上拉节点pu2断开耦接，而第二电源端vgl与第二上拉节点pu2导通，向第二上拉节点pu2传输第二电位的第二电源信号。进而，使得第一输出电路03控制第一时钟端clk1与第一输出端gout断开耦接，此时，第一时钟端clk1即无法向第一输出端gout传输第一时钟信号，即无法向栅线gate传输栅极驱动信号，栅线所耦接像素可以不发光。
90.或者，可以通过设置第一控制端vgh_1提供第一电位的第一控制信号，且设置第二控制端gc提供第二电位的第二控制信号，使得第一上拉节点pu1与第二上拉节点pu2导通，而第二电源端vgl与第二上拉节点pu2断开耦接，第二上拉节点pu2的电位与第一上拉节点pu1的电位相同，也为第一电位。进而，使得第一输出电路03控制第一时钟端clk1与第一输出端gout导通，此时，第一时钟端clk1即可以向第一输出端gout可靠传输第一时钟信号，即向栅线gate传输栅极驱动信号，栅线所耦接像素可以发光。
91.如此可知，在本公开实施例中，可以在不干扰级联输出的同时，通过灵活设置第一控制端vgh_1提供的第一控制信号和第二控制端gc提供的第二控制信号，控制移位寄存器
单元向栅线gate输出或是不输出栅极驱动信号，即控制某行像素发光或是不发光。进而，即可以达到局部刷新的目的，实现任意n行像素的局部刷新，n可以大于1且小于显示面板中栅线gate的数量。
92.综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元中，输入电路能够在输入端的控制下，控制第一电源端与第一上拉节点的通断。输出控制电路能够在控制端的控制下，控制第二电源端与第二上拉节点的通断，且控制第一上拉节点与第二上拉节点的通断。第一输出电路能够基于第二上拉节点的电位，控制第一时钟端与耦接栅线的第一输出端的通断。第二输出电路能够基于第一上拉节点的电位，控制第一时钟端与耦接另一级移位寄存器单元的第二输出端的通断。如此，可以通过灵活设置控制端提供的控制信号，使得在不干扰向另一级移位寄存器单元输出信号的前提下，灵活控制第一时钟端与第一输出端的通断，即灵活控制向栅线输出或是不输出栅极驱动信号。进而，即可使得包括该移位寄存器单元的栅极驱动电路实现对各行像素的局部刷新。
93.图2是本公开实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，本公开实施例记载的输出控制电路02可以包括：输出隔离子电路021和输出控制子电路022。
94.其中，输出隔离子电路021可以分别与第一控制端vgh_1、第一上拉节点pu1和第二上拉节点pu2耦接。输出隔离子电路021可以用于响应于第一控制信号，控制第一上拉节点pu1和第二上拉节点pu2的通断。即，输出隔离子电路021可以实现对第一上拉节点pu1与第二上拉节点pu2的电性隔离。换言之，输出隔离子电路021可以实现对输入电路01与第一输出电路03的电性隔离。
95.例如，输出隔离子电路021可以在第一控制信号的电位为第一电位时，控制第一上拉节点pu1与第二上拉节点pu2导通，以及可以在第一控制信号的电位为第二电位时，控制第一上拉节点pu1与第二上拉节点pu2断开耦接。
96.输出控制子电路022可以分别与第二控制端gc、第二电源端vgl和第二上拉节点pu2耦接。输出控制子电路022可以用于响应于第二控制信号，控制第二电源端vgl与第二上拉节点pu2的通断。
97.例如，输出控制子电路022可以在第二控制信号的电位为第一电位时，控制第二电源端vgl与第二上拉节点pu2导通，以及可以在第二控制信号的电位为第二电位时，控制第二电源端vgl与第二上拉节点pu2断开耦接。
98.图3是本公开实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，本公开实施例记载的移位寄存器单元还可以包括：串联于第一上拉节点pu1和第二输出电路04之间的输出隔离电路05。并且，该输出隔离电路05还可以与第三控制端vgh_2耦接，并可以用于响应于第三控制端vgh_2提供的第三控制信号，控制第一上拉节点pu1与第二输出电路04的通断。
99.例如，该输出隔离电路05可以在第三控制端vgh_2提供的第三控制信号的电位为第一电位时，控制第一上拉节点pu1与第二输出电路04导通。此时，第一上拉节点pu1的电位即可以进一步传输至第二输出电路04。以及，该输出隔离电路05可以在第三控制端vgh_2提供的第三控制信号的电位为第一电位时，控制第一上拉节点pu1与第二输出电路04断开耦接。
100.在图3中，将输出隔离电路05与第二输出电路04的耦接节点标识为第三上拉节点
pu3。如此也可以认为是输出隔离电路05用于响应于第三控制端vgh_2提供的第三控制信号，控制第一上拉节点pu1与第三上拉节点pu3的通断。换言之，输出隔离电路05可以实现对第三上拉节点pu3和第一上拉节点pu1之间的电性隔离，即实现对输入电路01与第二输出电路04之间的电性隔离。如此，同输出隔离子电路021的工作原理，可以通过灵活设置第三控制端vgh_2提供的第三控制信号，控制第一时钟端clk1与第二输出端outc的通断，使得向级联的另一级移位寄存器单元输出或是不输出信号。即，通过设置输出隔离电路05，还可以对级联信号的输出进行灵活控制，驱动灵活性更好。
101.图4是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图4所示，本公开实施例记载的移位寄存器单元还可以包括：复位电路06，使能电路07、下拉控制电路08，以及下拉电路09。
102.其中，复位电路06可以分别与复位信号端rst、第三电源端cnb和第一上拉节点pu1耦接。复位电路06可以用于响应于复位信号端rst提供的复位信号，控制第三电源端cnb与第一上拉节点pu1的通断。
103.例如，复位电路06可以在复位信号端rst提供的复位信号的电位为第一电位时，控制第三电源端cnb与第一上拉节点pu1导通，此时，第三电源端cnb提供的第三电源信号即可以传输至第一上拉节点pu1。以及，复位电路06可以在复位信号端rst提供的复位信号的电位为第二电位时，控制第三电源端cnb与第一上拉节点pu1断开耦接。可选的，第三电源信号的电位可以为第二电位。
104.使能电路07可以分别与使能信号端en、第一输出端gout和第二输出端outc耦接。使能电路07可以用于响应于使能信号端en提供的使能信号，控制使能信号端en与第一输出端gout的通断，并控制使能信号端en与第二输出端outc的通断。
105.例如，使能电路07可以在使能信号的电位为第一电位时，控制使能信号端en与第一输出端gout和第二输出端outc均导通，此时，使能信号即可以传输至与第一输出端gout和第二输出端outc。以及，使能电路07可以在使能信号的电位为第一电位时，控制使能信号端en与第一输出端gout和第二输出端outc均断开耦接。可选的，使能信号的电位可以为第一电位。
106.下拉控制电路08可以分别与输入端input、第二电源端vgl、第二时钟端clkb、总复位信号端trst、第一上拉节点pu1、使能信号端en和下拉节点pd耦接。下拉控制电路08可以用于响应于输入信号、第一上拉节点pu1的电位、总复位信号端trst提供的总复位信号和使能信号，控制第二电源端vgl与下拉节点pd的通断，响应于第二时钟端clkb提供的第二时钟信号，控制第二时钟端clkb与下拉节点pd的通断。
107.例如，下拉控制电路08可以在输入信号的电位为第一电位时，控制第二电源端vgl与下拉节点pd导通，此时，第二电源端vgl提供的第二电源信号可以传输至下拉节点pd。以及，下拉控制电路08可以在输入信号的电位为第二电位时，控制第二电源端vgl与下拉节点pd断开耦接。
108.同理，下拉控制电路08可以在第一上拉节点pu1的电位为第一电位时，控制第二电源端vgl与下拉节点pd导通，以及在第一上拉节点pu1的电位为第二电位时，控制第二电源端vgl与下拉节点pd断开耦接。下拉控制电路08可以在总复位信号端trst提供的总复位信号的电位为第一电位时，控制第二电源端vgl与下拉节点pd导通，以及在总复位信号的电位
为第二电位时，控制第二电源端vgl与下拉节点pd断开耦接。下拉控制电路08可以在使能信号的电位为第一电位时，控制第二电源端vgl与下拉节点pd导通，以及在使能信号的电位为第二电位时，控制第二电源端vgl与下拉节点pd断开耦接。
109.又例如，下拉控制电路08可以在第二时钟端clkb提供的第二时钟信号的电位为第一电位时，控制第二时钟端clkb与下拉节点pd导通，此时，第二时钟端clkb提供的第二时钟信号可以传输至下拉节点pd。以及，下拉控制电路08可以在第二时钟信号的电位为第一电位时，控制第二时钟端clkb与下拉节点pd断开耦接。
110.下拉电路09可以分别与下拉节点pd、第二电源端vgl、第一上拉节点pu1、第一输出端gout和第二输出端outc耦接。下拉电路09可以用于响应于下拉节点pd的电位，控制第二电源端vgl与第一上拉节点pu1的通断，控制第二电源端vgl与第一输出端gout的通断，以及控制第二电源端vgl与第二输出端outc的通断。
111.例如，下拉电路09可以在下拉节点pd的电位为第一电位时，控制第二电源端vgl与第一上拉节点pu1、第一输出端gout和第二输出端outc均导通，此时，第二电源端vgl提供的第二电源信号可以传输至第一上拉节点pu1、第一输出端gout和第二输出端outc。以及，下拉电路09可以在下拉节点pd的电位为第一电位时，控制第二电源端vgl与第一上拉节点pu1、第一输出端gout和第二输出端outc均断开耦接。
112.图5是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，本公开实施例记载的输出隔离子电路021可以包括：第一晶体管t1。输出控制子电路022可以包括：第二晶体管t2。
113.第一晶体管t1的栅极可以与第一控制端vgh_1耦接，第一晶体管t1的第一极可以与第一上拉节点pu1耦接，第一晶体管t1的第二极可以与第二上拉节点pu2耦接。
114.第二晶体管t2的栅极可以与第二控制端gc耦接，第二晶体管t2的第一极可以与第二电源端vgl耦接，第二晶体管t2的第二极可以与第二上拉节点pu2耦接。
115.继续参考图5可以看出，输出隔离电路05包括：第三晶体管t3。
116.第三晶体管t3的栅极可以与第三控制端vgh_2耦接，第三晶体管t3的第一极可以与第一上拉节点pu1耦接，第三晶体管t3的第二极可以与第二输入电路01耦接。即，可以与第三上拉节点pu3耦接。
117.继续参考图5可以看出，第一输出电路03可以包括：第四晶体管t4和第一电容c1。第二输出电路04可以包括：第五晶体管t5和第二电容c2。
118.第四晶体管t4的栅极可以与第二上拉节点pu2耦接，第四晶体管t4的第一极可以与第一时钟端clk1耦接，第四晶体管t4的第二极可以与第一输出端gout耦接。
119.第一电容c1的一端可以与第四晶体管t4的栅极耦接，第一电容c1的另一端可以与第四晶体管t4的第二极耦接。
120.第五晶体管t5的栅极可以与第一上拉节点pu1耦接，第五晶体管t5的第一极可以与第一时钟端clk1耦接，第五晶体管t5的第二极可以与第二输出端outc耦接。
121.第二电容c2的一端可以与第五晶体管t5的栅极耦接，第二电容c2的另一端可以与第五晶体管t5的第二极耦接。
122.继续参考图5可以看出，输入电路01可以包括：第六晶体管t6。复位电路06可以包括：第七晶体管t7。使能电路07可以包括：第八晶体管t8和第九晶体管t9。下拉控制电路08
可以包括：第十晶体管t10、第十一晶体管t11、第十二晶体管t12、第十三晶体管t13、第十四晶体管t14和第三电容c3。下拉电路09可以包括：第十五晶体管t15、第十六晶体管t16和第十七晶体管t17。
123.其中，第六晶体管t6的栅极可以与输入端input耦接，第六晶体管t6的第一极可以与第一电源端cn耦接，第六晶体管t6的第二极可以与第一上拉节点pu1耦接。
124.第七晶体管t7的栅极可以与复位信号端rst耦接，第七晶体管t7的第一极可以与第三电源端cnb耦接，第七晶体管t7的第二极可以与第一上拉节点pu1耦接。
125.第八晶体管t8的栅极和第一极，以及第九晶体管t9的栅极和第一极可以均与使能信号端en耦接，第八晶体管t8的第二极可以与第一输出端gout耦接，第九晶体管t9的第二极可以与第二输出端outc耦接。
126.第十晶体管t10的栅极可以与输入端input耦接，第十一晶体管t11的栅极和第一极可以均与第二时钟端clkb耦接，第十二晶体管t12的栅极可以与第一上拉节点pu1耦接，第十三晶体管t13的栅极可以与总复位信号端trst耦接，第十四晶体管t14的栅极可以与使能信号端en耦接，第十晶体管t10的第一极、第十二晶体管t12的第一极、第十三晶体管t13的第一极和第十四晶体管t14的第一极可以均与第二电源端vgl耦接，第十晶体管t10的第二极、第十一晶体管t11的第二极、第十二晶体管t12的第二极、第十三晶体管t13的第二极和第十四晶体管t14的第二极可以均与下拉节点pd耦接。
127.第三电容c3的一端可以与下拉节点pd耦接，第三电容c3的另一端可以与第二电源端vgl耦接。
128.第十五晶体管t15的栅极、第十六晶体管t16的栅极和第十七晶体管t17的栅极可以均与下拉节点pd耦接，第十五晶体管t15的第一极、第十六晶体管t16的第一极和第十七晶体管t17的第一极可以均与第二电源端vgl耦接，第十五晶体管t15的第二极可以与第一上拉节点pu1耦接，第十六晶体管t16的第二极可以与第一输出端gout耦接，第十七晶体管t17的第二极可以与第二输出端outc耦接。
129.需要说明的是，在上述各实施例中，均是以移位寄存器单元中各个晶体管为n型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，在一些其他实施例中，各个晶体管还可以采用p型晶体管，当该各个晶体管采用p型晶体管时，该第一电位相对于第二电位为低电位。
130.综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元中，输入电路能够在输入端的控制下，控制第一电源端与第一上拉节点的通断。输出控制电路能够在控制端的控制下，控制第二电源端与第二上拉节点的通断，且控制第一上拉节点与第二上拉节点的通断。第一输出电路能够基于第二上拉节点的电位，控制第一时钟端与耦接栅线的第一输出端的通断。第二输出电路能够基于第一上拉节点的电位，控制第一时钟端与耦接另一级移位寄存器单元的第二输出端的通断。如此，可以通过灵活设置控制端提供的控制信号，使得在不干扰向另一级移位寄存器单元输出信号的前提下，灵活控制第一时钟端与第一输出端的通断，即灵活控制向栅线输出或是不输出栅极驱动信号。进而，即可使得包括该移位寄存器单元的栅极驱动电路实现对各行像素的局部刷新。
131.图6是本公开实施例提供的一种移位寄存器单元的驱动方法，用于驱动如图1至图5任一所示的移位寄存器单元。如图6所示，该方法包括：
132.步骤601、第一阶段，输入端提供第一电位的输入信号，输入电路响应于输入信号，控制第一电源端与第一上拉节点导通。
133.步骤602、第二阶段，若需输出，则第一控制端提供第一电位的第一控制信号，第二控制端提供第二电位的第二控制信号，输出控制电路响应于第一控制信号，控制第一上拉节点与第二上拉节点导通，且响应于第二控制信号，控制第二电源端与第二上拉节点断开耦接，第一输出电路响应于第二上拉节点的电位，控制第一时钟端与第一输出端导通，第二输出电路响应于第一上拉节点的电位，控制第一时钟端与第二输出端导通。
134.步骤603、在第二阶段，若无需输出，则第一控制端提供第二电位的第一控制信号，第二控制端提供第一电位的第二控制信号，输出控制电路响应于第一控制信号，控制第一上拉节点与第二上拉节点断开耦接，且响应于第二控制信号，控制第二电源端与第二上拉节点导通，第一输出电路响应于第二上拉节点的电位，控制第一时钟端与第一输出端断开耦接，第二输出电路响应于第一上拉节点的电位，控制第一时钟端与第二输出端导通。
135.可选的，以图5所示结构，且移位寄存器单元中各个晶体管均为n型晶体管，第一电位为高电位，第二电位为低电位，第三晶体管t3常导通为例，对本公开实施例提供且级联的各个移位寄存器单元的输出工作原理介绍如下：
136.例如，图7示出了一种级联的3个移位寄存器单元耦接的各信号端的时序图。参考图7可以看出，各级移位寄存器单元耦接的第一控制端vgh_1提供的第一控制信号的电位均保持为高电位，并且，各级移位寄存器单元耦接的第二控制端gc提供的第二控制信号的电位均保持为低电位。相应的，各级移位寄存器单元中，第一晶体管t1保持开启，第二晶体管t2保持关闭。进而，第一上拉节点pu1和第二上拉节点pu2保持导通状态。在第一上拉节点pu1被充入第一电位时，第二上拉节点pu2的电位也为第一电位。因第三晶体管t3常导通，故第三上拉节点pu3的电位也为第一电位。相应的，第四晶体管t4和第五晶体管t5均开启。进而，第一时钟端clk1可以通过第四晶体管t4向第一输出端gout传输第一时钟信号，并可以通过第五晶体管t5向第二输出端outc传输第一时钟信号。各级移位寄存器单元均向耦接的栅线gate正常输出栅极驱动信号。
137.又例如，在图7所示时序基础上，以控制第2级和第3级移位寄存器单元不输出栅极驱动信号为例，图8示出了一种级联的3个移位寄存器单元耦接的各信号端的时序图。参考图8可以看出，仅第1级移位寄存器单元耦接的第一控制端vgh_1提供的第一控制信号的电位为高电位，且第二控制端gc提供的第二控制信号的电位为低电位，而第2级移位寄存器单元和第3级移位寄存器单元耦接的第一控制端vgh_1提供的第一控制信号的电位跳变为低电位，第2级移位寄存器单元和第3级移位寄存器单元耦接的第二控制端gc提供的第二控制信号的电位跳变为高电位。相应的，第1级移位寄存器单元中，第一晶体管t1开启，第二晶体管t2关闭。进而，第一上拉节点pu1和第二上拉节点pu2保持导通状态。在第一上拉节点pu1被充入第一电位时，第二上拉节点pu2的电位也为第一电位。因第三晶体管t3常导通，故第三上拉节点pu3的电位也为第一电位。相应的，第四晶体管t4和第五晶体管t5均开启。进而，第一时钟端clk1可以通过第四晶体管t4向第一输出端gout传输第一时钟信号，以及可以通过第五晶体管t5向第二输出端outc传输第一时钟信号。第1级移位寄存器单元正常输出。
138.而第2级移位寄存器单元和第3级移位寄存器单元中，第一晶体管t1均关闭，第二晶体管t2均开启。进而，第一上拉节点pu1和第二上拉节点pu2断开耦接。在第一上拉节点
pu1被充入第一电位时，仅因第三晶体管t3常导通，第三上拉节点pu3的电位为第一电位，而第二上拉节点pu2的电位不会为第一电位，而是会接收到第二电源端vgl通过第二晶体管t2传输的低电位的第二电源信号。相应的，仅第五晶体管t5均开启，而第四晶体管t4均关闭。进而，第一时钟端clk1仅可以通过第五晶体管t5向第二输出端outc传输第一时钟信号，而不会通过第四晶体管t4向第一输出端gout传输第一时钟信号。由此可以看出，可以在不干扰级联传输的同时，选择性的控制第2级和第3级移位寄存器单元不向耦接的栅线gate输出栅极驱动信号。
139.需要说明的是，图7和图8中均未示出第一上拉节点pu1的时序，且未示出第二输出端outc的时序。并且，图7和图8中将3级移位寄存器单元耦接的第二控制端gc分别标识为gc-1、gc-2和gc-3；第一控制端vgh_1分别标识为vgh_1-1、vgh_1-2和vgh_1-3；第二上拉节点pu2分别标识为pu2-1、pu2-2和pu2-3；第一输出端gout分别标识为gout-1、gout-2和gout-3。此外，参考图7还可以看出，各级移位寄存器单元中第二上拉节点pu2的电位依次跳变为高电位，相应的，第一输出端gout依次向栅线输出高电位的栅极驱动信号。
140.即，在本公开实施例中，当正常逐行扫描时，可以控制各级移位寄存器单元耦接的第二控制端gc提供的第二控制信号的电位均为低电位，不干扰正常输出过程。当无需向某行像素耦接的栅线gate输出栅极驱动信号时，即可以将对应移位寄存器单元耦接的第二控制端gc提供的第二控制信号的电位拉高为高电位，从而控制低电位的第二电源信号传输至第二上拉节点pu2，使得通过第一输出端gout耦接栅线gate的第四晶体管t4关闭。与此同时，还可以将对应移位寄存器单元耦接的第一控制端vgh_1提供的第一控制信号的电位拉低为低电位，使得第二晶体管t2关闭，从而保证第一上拉节点pu1的电位仅可靠传输至第三上拉节点pu3。进而，使得通过第二输出端outc级联另一级移位寄存器单元的第五晶体管t5开启，从而保证级联的正常输出。
141.综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。该方法中，输入电路能够在输入端的控制下，控制第一电源端与第一上拉节点的通断。输出控制电路能够在需要输出时，在控制端的控制下，控制第二电源端与第二上拉节点断开耦接，且控制第一上拉节点与第二上拉节点导通，使得第一输出电路能够基于第二上拉节点的电位，控制第一时钟端向耦接栅线的第一输出端传输第一时钟信号，且使得第二输出电路能够基于第一上拉节点的电位，控制第一时钟端向耦接另一级移位寄存器单元的第二输出端也传输第一时钟信号。并且，输出控制电路能够在无需输出时，在控制端的控制下，控制第二电源端与第二上拉节点导通，且控制第一上拉节点与第二上拉节点断开耦接，使得仅第二输出电路基于第一上拉节点的电位，控制第一时钟端向耦接另一级移位寄存器单元的第二输出端也传输第一时钟信号，而第一输出电路不向第一输出端传输第一时钟信号。如此，可以在不干扰向另一级移位寄存器单元输出信号的前提下，达到灵活控制向栅线输出或是不输出栅极驱动信号的目的。进而，即可使得包括该移位寄存器单元的栅极驱动电路实现对各行像素的局部刷新。
142.图9是本公开实施例提供的一种面板驱动电路的结构示意图，可以用于驱动显示面板。如图9所示，该面板驱动电路包括：栅极驱动电路000，该栅极驱动电路000包括：级联的多个移位寄存器单元00，即goa unit，且该移位寄存器单元00包括如图1至图5任一所示的移位寄存器单元。
143.可选的，参考图9还可以看出，多个移位寄存器单元00级联可以是指：后一级移位寄存器单元00的输入端input与前一级移位寄存器单元00的第二输出端outc耦接。当然，对于第一级移位寄存器单元00而言，且输入端input可以与开启信号端stv耦接，以接收来自开启信号端stv的开启信号。
144.可选的，图10是本公开实施例提供的一种栅极驱动电路的结构示意图。如图10所示，多个移位寄存器单元00可以被划分为多组移位寄存器单元00z，每组移位寄存器单元00z可以包括依次级联的至少两个移位寄存器单元00。
145.每组移位寄存器单元00z中，各个移位寄存器单元00可以与相同的第一控制端vgh_1耦接，各个移位寄存器单元00可以与相同的第二控制端gc耦接。以及，多组移位寄存器单元00z可以与不同的多个第一控制端vgh_1一一对应耦接，多组移位寄存器单元可以与不同的多个第二控制端gc一一对应耦接。
146.即，可以对第一控制端vgh_1和第二控制端gc进行分组，保证在全级共用较少数量的第一控制端vgh_1和第二控制端gc的同时，还保证连续扫描(即，相互级联)的各级移位寄存器单元接收到的第一控制信号和第二控制信号的有效电位可靠错开，即保证不影响连续行扫描。
147.需要说明的是，本公开实施例中各信号端或是控制端其实可以与提供对应信号的信号线耦接，故也可以认为是对第一控制端vgh_1耦接的信号线分组，以及对第二控制端gc耦接的信号线分组。
148.以控制线为例，图10示意性的示出了3组移位寄存器单元00z-1、00z-2和00z-3，每3个相邻的各级移位寄存器单元00隶属于不同组移位寄存器单元。相应的，可以包括3个第一控制端vgh_1-1、vgh_1-2和vgh_1-3耦接的3条信号线，以及3个第二控制端gc-1、gc-2和gc-3耦接的3条信号线。
149.并且，图10仅示意性示出第1级移位寄存器单元至第6级移位寄存器单元，标识为goa unit1至goa unit6。其中，第1级移位寄存器单元goa unit1和第4级移位寄存器单元goa unit4被划分为一组，均与同一个第一控制端vgh_1-1耦接，且均与同一个第二控制端gc-1耦接。第2级移位寄存器单元goa unit2和第5级移位寄存器单元goa unit5被划分为一组，均与同一个第一控制端vgh_1-2耦接，且均与同一个第二控制端gc-2耦接。第3级移位寄存器单元goa unit3和第6级移位寄存器单元goa unit6被划分为一组，均与同一个第一控制端vgh_1-3耦接，且均与同一个第二控制端gc-3耦接。
150.可选的，图11是本公开实施例记载的另一种面板驱动电路的结构示意图。首先，参考图11可以看出，本公开实施例记载的显示面板可以具有多个分区aa，图中仅示意性标识出两个分区aa-1和aa-2。其中，每个分区aa均可以包括多行像素，多行像素与多条栅线gate可以一一对应耦接(均未示出)。
151.在此基础上，多个移位寄存器单元00可以被划分为与多个分区aa一一对应耦接的多组移位寄存器单元00z，如图11示出的与分区aa-1对应的一组移位寄存器单元00z-1，以及与分区aa-2对应的一组移位寄存器单元00z-2。每组移位寄存器单元00z可以包括依次级联的至少两个移位寄存器单元00。此处，每组移位寄存器单元00z包括的各个移位寄存器单元00可以为相邻的各个移位寄存器单元00。图11示出的每组移位寄存器单元00z包括m个移位寄存器单元00，分别标识为goa unit1至goa unitm，m可以为大于1的整数。以及，面板驱
动电路还包括：与多个分区aa一一对应的多个开启使能电路001。
152.可选的，图12示出了一种开启使能电路的结构示意图。参考图11和图12可以看出，每个开启使能电路001均可以分别与控制电源端vgh_ste、开启信号端stv_bus、多个开启控制端se1
…
sen、下拉电源端vgl0和目标节点s1耦接，目标节点s1可以与对应分区aa的一组移位寄存器单元00z耦接。并且，多个开启使能电路001的多个开启控制端se1
…
sen可以与多条开启控制线l_se1
…
l_sen耦接，开启信号端stv_bus可以与开启信号线l_stv_bus耦接。可以将开启信号端stv_bus和多个开启控制端se1
…
sen耦接的信号线统称为开启线。
153.可选的，目标节点s1可以是与一组移位寄存器单元00z中，第一级移位寄存器单元00的输入端input耦接。并且，如上述实施例记载，每组移位寄存器单元00z中，除该第一级移位寄存器单元00外，其余移位寄存器单元00的输入端input可以与级联的另一级移位寄存器单元00的第二输出端outc耦接。
154.每个开启使能电路001可以用于响应于控制电源端vgh_ste提供的控制电源信号，控制开启信号端stv_bus与目标节点s1的通断，以及可以响应于多个开启控制端se1
…
sen提供的开启控制信号，控制下拉电源端vgl0与目标节点s1的通断。
155.例如，每个开启使能电路001可以在控制电源端vgh_ste提供的控制电源信号的电位为第一电位时，控制开启信号端stv_bus与目标节点s1导通，此时，开启信号端stv_bus即可以向目标节点s1传输开启信号，该开启信号可以进一步传输至对应分区aa的一组移位寄存器单元00z。以及，每个开启使能电路001可以在控制电源端vgh_ste提供的控制电源信号的电位为第一电位时，控制开启信号端stv_bus与目标节点s1断开耦接。
156.又例如，每个开启使能电路001可以在多个开启控制端se1
…
sen中，任一开启控制端提供的开启控制信号的电位为第一电位时，控制下拉电源端vgl0与目标节点s1导通，此时，下拉电源端vgl0即可以向目标节点s1传输下拉电源信号，该下拉电源信号的电位可以为第二电位。以及，每个开启使能电路001可以在多个开启控制端se1
…
sen提供的开启控制信号的电位均为第二电位时，控制下拉电源端vgl0与目标节点s1断开耦接。
157.继续参考图12可以看出，每个开启使能电路001可以包括：开关子电路0011和控制子电路0012。
158.其中，开关子电路0011可以分别与控制电源端vgh_ste、开启信号端stv_bus和目标节点s1耦接。开关子电路0011可以用于响应于控制电源端vgh_ste提供的控制电源信号，控制开启信号端stv_bus与目标节点s1的通断。
159.例如，开关子电路0011可以在控制电源端vgh_ste提供的控制电源信号的电位为第一电位时，控制开启信号端stv_bus与目标节点s1导通，以及可以在控制电源端vgh_ste提供的控制电源信号的电位为第二电位时，控制开启信号端stv_bus与目标节点s1断开耦接。
160.控制子电路0012可以分别与多个开启控制端se1
…
sen、下拉电源端vgl0和目标节点s1耦接。控制子电路0012可以用于响应于多个开启控制端se1
…
sen提供的开启控制信号，控制下拉电源端vgl0与目标节点s1的通断。
161.例如，控制子电路0012可以在多个开启控制端se1
…
sen中，任一开启控制端提供的开启控制信号的电位为第一电位时，控制下拉电源端vgl0与目标节点s1导通，以及可以在多个开启控制端se1
…
sen提供的开启控制信号的电位均为第二电位时，控制下拉电源端
vgl0与目标节点s1断开耦接。
162.图13是本公开实施例提供的一种开启使能电路的结构示意图。如图13所示，开关子电路0011可以包括：开关晶体管m1。控制子电路0012可以包括：多个控制晶体管m2。
163.其中，开关晶体管m1的栅极可以与控制电源端vgh_ste耦接，开关晶体管m1的第一极可以与开启信号端stv_bus耦接，开关晶体管m1的第二极可以与目标节点s1耦接。
164.多个控制晶体管m2的栅极可以与多个开启控制端se1
…
sen一一对应耦接，多个控制晶体管m2的第一极可以均与下拉电源端vgl0耦接，多个控制晶体管m2的第二极可以均与目标节点s1耦接。
165.可选的，图12和图13中，均以信号端stv_input表示分区aa中移位寄存器单元的输入端input。需要说明的是，在上述各实施例中，均是以开启使能电路001中各个晶体管为n型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，在一些其他实施例中，开启使能电路001中各个晶体管还可以采用p型晶体管，当该各个晶体管采用p型晶体管时，该第一电位相对于第二电位为低电位。
166.在上述实施例基础上可知，可以通过灵活设置多个开启控制端se1
…
sen提供的开启控制信号，以控制开启信号端stv_bus与不同分区aa对应的移位寄存器单元00的通断，实现将开启信号端stv_bus提供的开启信号送入至不同的分区aa，以实现不同分区的扫描。该设置基础上，可以大幅减少所需设置的信号数量，节省成本，并利于显示装置的窄边框设计。这里减少的信号数量是指开启线(包括多条开启控制线和开启信号线)的数量。
167.可选的，在本公开实施例中，多个开启控制端se1
…
sen的数量n与多个分区aa的数量m可以满足：2n＝m，多条开启控制线的数量k可以满足：k＝2n。相应的，本公开实施例所需设置的开启线的数量为1+2n。其中，n、m和k可以均为大于1的整数。2n条开启控制线中，n条开启控制线可以提供第一电位的开启控制信号，其余n条开启控制线可以提供第二电位的开启控制信号，为第一电位的取反电位。在此基础上可知，本公开实施例所需设置的开启线数量其实满足：1(stv_bus)+2(se和se的取反信号)*m(分区数量)。1(stv_bus)是指1条开启信号线，2(se和se的取反信号)是指2条提供相反电位的开启控制线。m(分区数量)即是指分区aa的总数量。各个分区aa对应的开启使能电路001耦接的n个开启控制端可以与不同的n条开启控制线耦接，以在不同电位下，将开启信号端stv_bus与对应分区aa中的移位寄存器单元连通。
168.如，参考下述表1，假设显示面板具有8个分区aa，则可以设置3个开启控制端se1、se2和se3，以及6条开启控制线l_se1至l_sen，再加上1个开启信号端stv_bus耦接的开启信号线l_stv_bus可知，可以设置7条开启线。相对于传统改进前需要设置8条开启线而言，减少了所需设置的信号线的数量。同理，若显示面板具有16个分区，则可以设置1+2*4＝9条开启线，而传统电路需要设置16条开启线。若显示面板具有32个分区，则可以设置1+2*5＝11条开启线，而传统电路需要设置32条开启线。以及，若显示面板具有64个分区，则可以设置1+2*6＝13条开启线，而传统电路需要设置64条开启线。其他更多分区同理，不再一一赘述。从表1可以看出，本公开实施例通过新增开启使能电路001，可以有效减少所需设置的开启线。
169.表1
[0170][0171][0172]
依然以具有8个分区为例，在具有8个分区aa的基础上，如上述实施例记载，可以设置6条开启控制线l_se1至l_sen中，3条开启控制线提供第一电位的开关控制信号，其余3条开启控制线提供第二电位的开关控制信号。每个开启使能电路001耦接的3个开启控制端se1、se2和se3可以与该6条开启控制线中不同的2条开启控制线耦接。示例的，下述表2示出了一种真值表，用于指示8个分区aa对应的开启使能电路001的3个开启控制端se1、se2和se3所耦接的开启控制线。其中，0可以表示第二电位(如，低电位)，-1可以表示第一电位(如，高电位)的取反电位，即依然是指第二电位。
[0173]
表2
[0174]
se1se2se3对应分区000aa-100-1aa-20-10aa-30-1-1aa-4-100aa-5-10-1aa-6-1-10aa-7-1-1-1aa-8
[0175]
参考上述表2可以看出，分区aa-1对应的开启使能电路001的3个开启控制端se1、se2和se3可以接收低电位的开启控制信号，即与提供低电位的开启控制线耦接。除分区aa-1外的其余分区对应的开启使能电路001的3个开启控制端se1、se2和se3可以均接收高电位的开启控制信号，即与提供高电位的开启控制线耦接。分区aa-2对应的开启使能电路001的3个开启控制端se1、se2和se3可以接收低电位的开启控制信号，除分区aa-2外的其余分区对应的开启使能电路001的3个开启控制端se1、se2和se3中，仅开启控制端se1和se2可以接收低电位的开启控制信号，而开启控制端se3可以接收高电位的开启控制信号。其余分区同理，不再一一赘述。通过设置各个分区aa中开启使能电路001响应于不同电位的开启控制信号工作，可以实现对各个分区aa的针对性控制，提高控制效率和控制可靠性。
[0176]
以控制分区aa-2中，开启使能电路001将开启信号端stv_bus与移位寄存器单元00连通为例，图14示出了一种信号时序图。参考图14可以看出，在控制分区aa-2显示时，该分区aa-2对应的开启使能电路001所耦接的三个开启控制端se1、se2和se3均与提供低电位的开启控制线耦接，除该分区aa-2之外的其他任一分区对应的开启使能电路001所耦接的三个开启控制端se1、se2和se3中，开启控制端se1和se2与提供低电位的开启控制线耦接，开
启控制端se3与提供高电位的开启控制线耦接。如此，结合图11至图13可以看出，仅分区aa-2对应的开启使能电路001中，三个控制晶体管m2均关断，除该分区aa-2之外的其他任一分区对应的开启使能电路001中，仅耦接开启控制端se1和se2的两个控制晶体管m2关断，而耦接开启控制端se3的一个控制晶体管m2开启。相应的可知，其他任一分区对应的开启使能电路001中，下拉电源端vgl与目标节点s1导通，下拉电源端vgl均会经开启的控制晶体管m2向目标节点s1传输低电位的下拉电源信号，从而破坏该目标节点s1的电位状态，使得开启信号端stv_bus无法向移位寄存器单元00传输开启信号。仅分区aa-2中，对应的开启使能电路001中，下拉电源端vgl与目标节点s1断开耦接，即下拉电源端vgl不会向目标节点s1传输低电位的下拉电源信号，进而，开启信号端stv_bus可以通过目标节点s1向分区aa-2中的移位寄存器单元00传输开启信号，实现对分区aa-2的单独扫描，仅分区aa-2显示。
[0177]
综上所述，本公开实施例提供了一种面板驱动电路。该面板驱动电路包括栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元，且移位寄存器单元为上述实施例记载的移位寄存器单元。如此，可以在不干扰向另一级移位寄存器单元输出信号的前提下，达到灵活控制向栅线输出或是不输出栅极驱动信号的目的。进而，即可使得该栅极驱动电路实现对各行像素的局部刷新。
[0178]
此外，可以将显示面板划分为多个分区，栅极驱动电路可以包括与多个分区一一对应的多组移位寄存器单元，且面板驱动电路还包括与该多个分区一一对应的多个开启使能电路。其中，该开启使能电路可以与控制电源端、开启信号端、多个开启控制端、下拉电源端和对应分的一组移位寄存器单元耦接，以响应于开启控制端提供的开启控制信号和控制电源端提供的控制信号，控制开启信号端与一组移位寄存器单元之间的通断。如此，可以通过灵活设置开启控制端提供的开启控制信号和控制电源端提供的控制信号，使得仅设置较少数量的信号线，即可以向各个分区的移位寄存器单元可靠传输开启信号。在实现分区显示的前提下，节省了布线成本，且可以利于显示装置的窄边框设计。
[0179]
图15是本公开实施例提供的一种显示装置的结构示意图。如图15所示，该显示装置包括：显示面板100，以及如上述附图所示的面板驱动电路200。
[0180]
其中，面板驱动电路中的栅极驱动电路与显示面板耦接，并用于为显示面板传输栅极驱动信号。
[0181]
可选的，该显示装置可以为：oled显示装置、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑或导航仪等任何具有显示功能的产品或部件。
[0182]
应当理解的是，本公开的实施方式部分使用的术语仅用于对本公开的实施例进行解释，而非旨在限定本公开。除非另作定义，本公开的实施方式使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
[0183]
如，本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”或者“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。
[0184]
同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。
[0185]“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。
[0186]“上”、“下”、“左”或者“右”等仅用于表示相对位置关系，当被描述对象的绝对位置
改变后，则所述相对位置关系也可能相应地改变。“连接”或者“耦接”是指电连接。
[0187]“和/或”，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
[0188]
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各电路和各子电路的具体工作过程，可以参考方法实施例中的对应过程，在此不再赘述。
[0189]
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

技术特征：

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入电路，分别与输入端、第一电源端和第一上拉节点耦接，用于响应于所述输入端提供的输入信号，控制所述第一电源端与所述第一上拉节点的通断；输出控制电路，分别与第一控制端、所述第一上拉节点、第二上拉节点、第二控制端和第二电源端耦接，用于响应于所述第一控制端提供的第一控制信号，控制所述第一上拉节点和所述第二上拉节点的通断，以及响应于所述第二控制端提供的第二控制信号，控制所述第二电源端与所述第二上拉节点的通断；第一输出电路，分别与所述第二上拉节点、第一时钟端和第一输出端耦接，用于响应于所述第二上拉节点的电位，控制所述第一时钟端与所述第一输出端的通断，所述第一输出端用于与显示面板中的栅线耦接；第二输出电路，分别与所述第一上拉节点、所述第一时钟端和第二输出端耦接，用于响应于所述第一上拉节点的电位，控制所述第一时钟端与所述第二输出端的通断，所述第二输出端用于与另一级移位寄存器单元耦接。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制电路包括：输出隔离子电路，分别与所述第一控制端、所述第一上拉节点和所述第二上拉节点耦接，用于响应于所述第一控制信号，控制所述第一上拉节点和所述第二上拉节点的通断；输出控制子电路，分别与所述第二控制端、所述第二电源端和所述第二上拉节点耦接，用于响应于所述第二控制信号，控制所述第二电源端与所述第二上拉节点的通断。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出隔离子电路包括：第一晶体管；所述输出控制子电路包括：第二晶体管；所述第一晶体管的栅极与所述第一控制端耦接，所述第一晶体管的第一极与所述第一上拉节点耦接，所述第一晶体管的第二极与所述第二上拉节点耦接；所述第二晶体管的栅极与所述第二控制端耦接，所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第二上拉节点耦接。4.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：串联于所述第一上拉节点和所述第二输出电路之间的输出隔离电路，所述输出隔离电路还与第三控制端耦接，所述输出隔离电路用于响应于所述第三控制端提供的第三控制信号，控制所述第一上拉节点与所述第二输出电路的通断。5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输出隔离电路包括：第三晶体管；所述第三晶体管的栅极与所述第三控制端耦接，所述第三晶体管的第一极与所述第一上拉节点耦接，所述第三晶体管的第二极与所述第二输入电路耦接。6.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述第一输出电路包括：第四晶体管和第一电容；所述第二输出电路包括：第五晶体管和第二电容；所述第四晶体管的栅极与所述第二上拉节点耦接，所述第四晶体管的第一极与所述第一时钟端耦接，所述第四晶体管的第二极与所述第一输出端耦接；所述第一电容的一端与所述第四晶体管的栅极耦接，所述第一电容的另一端与所述第四晶体管的第二极耦接；
所述第五晶体管的栅极与所述第一上拉节点耦接，所述第五晶体管的第一极与所述第一时钟端耦接，所述第五晶体管的第二极与所述第二输出端耦接；所述第二电容的一端与所述第五晶体管的栅极耦接，所述第二电容的另一端与所述第五晶体管的第二极耦接。7.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：复位电路，分别与复位信号端、第三电源端和所述第一上拉节点耦接，用于响应于所述复位信号端提供的复位信号，控制所述第三电源端与所述第一上拉节点的通断；使能电路，分别与使能信号端、所述第一输出端和所述第二输出端耦接，用于响应于所述使能信号端提供的使能信号，控制所述使能信号端与所述第一输出端的通断，并控制所述使能信号端与所述第二输出端的通断；下拉控制电路，分别与所述输入端、所述第二电源端、第二时钟端、总复位信号端、所述第一上拉节点、所述使能信号端和下拉节点耦接，用于响应于所述输入信号、所述第一上拉节点的电位、所述总复位信号端提供的总复位信号和所述使能信号，控制所述第二电源端与所述下拉节点的通断，响应于所述第二时钟端提供的第二时钟信号，控制所述第二时钟端与所述下拉节点的通断；下拉电路，分别与所述下拉节点、所述第二电源端、所述第一上拉节点、所述第一输出端和所述第二输出端耦接，用于响应于所述下拉节点的电位，控制所述第二电源端与所述第一上拉节点的通断，控制所述第二电源端与所述第一输出端的通断，以及控制所述第二电源端与所述第二输出端的通断。8.根据权利要求7所述的移位寄存器单元，其特征在于，所述输入电路包括：第六晶体管；所述复位电路包括：第七晶体管；所述使能电路包括：第八晶体管和第九晶体管；所述下拉控制电路包括：第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第三电容；所述下拉电路包括：第十五晶体管、第十六晶体管和第十七晶体管；所述第六晶体管的栅极与所述输入端耦接，所述第六晶体管的第一极与所述第一电源端耦接，所述第六晶体管的第二极与所述第一上拉节点耦接；所述第七晶体管的栅极与所述复位信号端耦接，所述第七晶体管的第一极与所述第三电源端耦接，所述第七晶体管的第二极与所述第一上拉节点耦接；所述第八晶体管的栅极和第一极，以及所述第九晶体管的栅极和第一极均与所述使能信号端耦接，所述第八晶体管的第二极与所述第一输出端耦接，所述第九晶体管的第二极与所述第二输出端耦接；所述第十晶体管的栅极与所述输入端耦接，所述第十一晶体管的栅极和第一极均与所述第二时钟端耦接，所述第十二晶体管的栅极与所述第一上拉节点耦接，所述第十三晶体管的栅极与所述总复位信号端耦接，所述第十四晶体管的栅极与所述使能信号端耦接，所述第十晶体管的第一极、所述第十二晶体管的第一极、所述第十三晶体管的第一极和所述第十四晶体管的第一极均与所述第二电源端耦接，所述第十晶体管的第二极、所述第十一晶体管的第二极、所述第十二晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的第二极均与所述下拉节点耦接；所述第三电容的一端与所述下拉节点耦接，所述第三电容的另一端与所述第二电源端
耦接；所述第十五晶体管的栅极、所述第十六晶体管的栅极和所述第十七晶体管的栅极均与所述下拉节点耦接，所述第十五晶体管的第一极、所述第十六晶体管的第一极和所述第十七晶体管的第一极均与所述第二电源端耦接，所述第十五晶体管的第二极与所述第一上拉节点耦接，所述第十六晶体管的第二极与所述第一输出端耦接，所述第十七晶体管的第二极与所述第二输出端耦接。9.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至8任一所述的移位寄存器单元，所述方法包括：第一阶段，输入端提供第一电位的输入信号，输入电路响应于所述输入信号，控制所述第一电源端与所述第一上拉节点导通；第二阶段，若需输出，则第一控制端提供第一电位的第一控制信号，第二控制端提供第二电位的第二控制信号，输出控制电路响应于所述第一控制信号，控制所述第一上拉节点与所述第二上拉节点导通，且响应于所述第二控制信号，控制第二电源端与所述第二上拉节点断开耦接，第一输出电路响应于所述第二上拉节点的电位，控制第一时钟端与第一输出端导通，第二输出电路响应于所述第一上拉节点的电位，控制所述第一时钟端与第二输出端导通；在所述第二阶段，若无需输出，则所述第一控制端提供第二电位的第一控制信号，所述第二控制端提供第一电位的第二控制信号，所述输出控制电路响应于所述第一控制信号，控制所述第一上拉节点与所述第二上拉节点断开耦接，且响应于所述第二控制信号，控制第二电源端与所述第二上拉节点导通，所述第一输出电路响应于所述第二上拉节点的电位，控制所述第一时钟端与所述第一输出端断开耦接，所述第二输出电路响应于所述第一上拉节点的电位，控制所述第一时钟端与第二输出端导通。10.一种面板驱动电路，其特征在于，用于驱动显示面板；所述面板驱动电路包括：栅极驱动电路，所述栅极驱动电路包括：级联的多个移位寄存器单元，且所述移位寄存器单元包括如权利要求1至8任一所述的移位寄存器单元。11.根据权利要求10所述的面板驱动电路，其特征在于，所述多个移位寄存器单元被划分为多组移位寄存器单元，每组移位寄存器单元包括依次级联的至少两个移位寄存器单元；并且，每组移位寄存器单元中，各个移位寄存器单元与相同的第一控制端耦接，且各个移位寄存器单元与相同的第二控制端耦接；以及，所述多组移位寄存器单元与不同的多个第一控制端一一对应耦接，所述多组移位寄存器单元与不同的多个第二控制端一一对应耦接。12.根据权利要求10所述的面板驱动电路，其特征在于，所述显示面板具有多个分区，所述多个移位寄存器单元被划分为与所述多个分区一一对应耦接的多组移位寄存器单元，每组移位寄存器单元包括依次级联的至少两个移位寄存器单元；所述面板驱动电路还包括：与所述多个分区一一对应的多个开启使能电路，每个开启使能电路均分别与控制电源端、开启信号端、多个开启控制端、下拉电源端和目标节点耦接，所述目标节点与对应分区的一组移位寄存器单元耦接，每个所述开启使能电路用于响应于所述控制电源端提供的控
制电源信号，控制所述开启信号端与所述目标节点的通断，以及响应于所述多个开启控制端提供的开启控制信号，控制所述下拉电源端与所述目标节点的通断；其中，所述多个开启使能电路的多个开启控制端与多条开启控制线耦接；所述多个开启控制端的数量n与所述多个分区的数量m满足：2
n
＝m，所述多条开启控制线的数量k满足：k＝2n，n、m和k均为大于1的整数。13.根据权利要求12所述的面板驱动电路，其特征在于，每个开启使能电路包括：开关子电路，分别与所述控制电源端、所述开启信号端和所述目标节点耦接，用于响应于所述控制电源端提供的控制电源信号，控制所述开启信号端与所述目标节点的通断；控制子电路，分别与所述多个开启控制端、所述下拉电源端和所述目标节点耦接，用于响应于所述多个开启控制端提供的开启控制信号，控制所述下拉电源端与所述目标节点的通断。14.根据权利要求13所述的面板驱动电路，其特征在于，所述开关子电路包括：开关晶体管；所述控制子电路包括：多个控制晶体管；所述开关晶体管的栅极与所述控制电源端耦接，所述开关晶体管的第一极与所述开启信号端耦接，所述开关晶体管的第二极与所述目标节点耦接；所述多个控制晶体管的栅极与所述多个开启控制端一一对应耦接，所述多个控制晶体管的第一极均与所述下拉电源端耦接，所述多个控制晶体管的第二极均与所述目标节点耦接。15.一种显示装置，其特征在于，所述显示装置包括：显示面板，以及如权利要求10至14任一所述的面板驱动电路；其中，所述面板驱动电路中的栅极驱动电路与所述显示面板耦接，并用于为所述显示面板传输栅极驱动信号。

技术总结

提供了一种移位寄存器单元及其驱动方法、面板驱动电路、显示装置，属于显示技术领域。该移位寄存器单元中，输入电路能够在输入端的控制下控制第一电源端与第一上拉节点的通断。输出控制电路能够在控制端的控制下控制第二电源端与第二上拉节点的通断，且控制第一上拉节点与第二上拉节点的通断。第一输出电路能够基于第二上拉节点的电位控制第一时钟端与耦接栅线的第一输出端的通断。第二输出电路能够基于第一上拉节点的电位控制第一时钟端与耦接另一移位寄存器单元的第二输出端的通断。如此，可以通过灵活设置控制端提供的控制信号，控制向栅线输出或是不输出栅极驱动信号。进而使得包括该移位寄存器单元的栅极驱动电路实现对多行像素的局部刷新。现对多行像素的局部刷新。现对多行像素的局部刷新。