基于三端阻变存储单元的MAC阵列及MAC阵列操作方法与流程

基于三端阻变存储单元的mac阵列及mac阵列操作方法
技术领域
1.本发明涉及存储器技术领域，更为具体地，涉及一种基于三端阻变存储单元的mac阵列及mac阵列操作方法。

背景技术：

2.乘加运算(mac)是神经网络(neural network)中非常重要的一种运算方式，其表示两组数(a0,a1,a2…
)(b0,b1,b2…
)分别的乘积的和(a0·
b0+a1·
b1+a2·
b2+
…
)。当前，基于阻变存储器(rram)的mac阵列由于其高密度、低成本、高能效的优势得到了广泛的关注。阻变存储器作为一种非易失性存储器，利用器件的电阻状态来存储信息。当在器件两端施加电压时，输入电压和器件电阻分别代表1bit的信号，以输出电流的形式实现的乘法运算。当多个阻变存储器被同时施加电压时，流经所有器件的总电流则代表了多个1bit输入信号与1bit存储信息的乘加运算的结果。本发明提出了一种基于三端阻变存储单元的mac阵列及操作方法，可以有效地减小阵列面积，并且实现读写电路的分离，避免二者之间的干扰。
3.然而由于r部分所需的操作电压/电流较大，导致1t1r阻变存储单元通常面积较大，无法使用面积较小的core voltage晶体管来匹配器工作电压和电流，必须选用面积更大的io device，因此整个mac阵列在面积上不具备优势。同时，由于要容忍mac阵列中1t1r存储单元较大的工作电流/电压，导致实际外围电路设计中，晶体管的选择有限，面积和性能优化也受到制约。
4.因此，亟需一种降低mac阵列面积，提高外围电路设计优化空间的基于三端阻变存储单元的mac阵列及mac阵列操作方法。

技术实现要素：

5.鉴于上述问题，本发明的目的是提供一种基于三端阻变存储单元的mac阵列，以解决由于r部分所需的操作电压/电流较大，导致1t1r阻变存储单元通常面积较大，无法使用面积较小的core voltage晶体管来匹配器工作电压和电流，必须选用面积更大的io device，因此整个mac阵列在面积上不具备优势；同时，由于要容忍mac阵列中1t1r存储单元较大的工作电流/电压，导致实际外围电路设计中，晶体管的选择有限，面积和性能优化也受到制约的问题。
6.本发明提供的一种基于三端阻变存储单元的mac阵列，包括写入模块和读取模块，其中，
7.所述写入模块与所述读取模块连接有2d1r；其中，
8.所述写入模块用于进行数据写入，以将待处理数据写入至所述2d1r，使所述2d1r存储所述待处理数据；
9.所述读取模块用于反复读取所述2d1r所存储的数据，以验证所述2d1r所存储的数据是否为所述待处理数据；
10.所述2d1r包括三端阻变存储单元，所述三端阻变存储单元包括字线、读取线和位
线，所述字线和读取线分别连接有第一二极管和第二二极管，所述第一二极管和所述第二二极管连接在同一阻变存储器上；
11.所述阻变存储器与所述位线相连接。
12.优选地，所述2d1r连接有sa模块，所述sa模块用于对所述待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据。
13.优选地，在所述2d1r中，每一列2d1r分别连接一个sa模块。
14.优选地，所述mac运算为电流乘积运算。
15.优选地，所述sa模块连接有io模块，以通过所述io模块将所述mac阵列输出数据导出。
16.优选地，所述写入模块与所述字线相连接。
17.优选地，所述读取模块与所述读取线相连接。
18.优选地，若所述位线和所述读取线施加正电压，所述字线接地，所述第一二极管导通，所述第二二极管关断，则所述位线、上所述读取线所形成的bl-rl通路正偏；
19.若所述字线和所述读取线施加正电压，所述位线接地，所述第一二极管关断，所述第二二极管导通，则所述位线、上所述读取线所形成的bl-rl通路反偏。
20.优选地，所述bl-rl通路正偏用于进行数据写入的置位操作；所述bl-rl通路反偏用于进行数据写入的复位操作。
21.本发明还提供一种基于三端阻变存储单元的mac阵列操作方法，基于如前所述的基于三端阻变存储单元的mac阵列，包括：
22.对2d1r的三端阻变存储单元所包括的位线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的字线接地，使所述字线连接的第一二极管导通，所述读取线所连接的第二二极管关断，以形成bl-rl通路正偏；对2d1r的三端阻变存储单元所包括的字线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的位线接地，使所述字线连接的第一二极管关断，所述读取线所连接的第二二极管导通，以形成bl-rl通路反偏；
23.通过所述bl-rl通路正偏进行置位操作，通过所述bl-rl通路反偏完成复位操作，以基于所述置位操作、所述复位操作对待处理数据进行写入操作，将所述待处理数据写入至所述2d1r中；
24.激活所述bl-rl通路，将所述第二二极管打开，对所述待处理数据进行读取操作，以验证所述2d1r所存储的数据是否为所述待处理数据；
25.若所述2d1r所存储的数据为所述待处理数据，则通过sa模块对所述待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据。
26.从上面的技术方案可知，本发明提供的基于三端阻变存储单元的mac阵列，包括写入模块和读取模块，写入模块与读取模块连接有2d1r；写入模块用于进行数据写入，以将待处理数据写入至所述2d1r，使2d1r存储待处理数据；读取模块用于反复读取2d1r所存储的数据，以验证2d1r所存储的数据是否为待处理数据；2d1r包括三端阻变存储单元，三端阻变存储单元包括字线、读取线和位线，字线和读取线分别连接有第一二极管和第二二极管，第一二极管和第二二极管连接在同一阻变存储器上；阻变存储器与所述位线相连接，如此，使用这种wl(字线)-bl(位线)和rl(读取线)-bl(位线)分离的双通道模式可以分别对两种不同的操作电压进行设计，对电压较小的一条通路则同时作为读取电路使用，该通路上的电
压/电流更小，可以在外围电路上采用功耗和面积更小的晶体管设计，进而有效地减小阵列面积，实现读写电路的分离，避免干扰。
附图说明
27.通过参考以下结合附图的说明书内容，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
28.图1为根据本发明实施例的基于三端阻变存储单元的mac阵列的三端阻变存储单元的结构示意图；
29.图2为根据本发明实施例的基于三端阻变存储单元的mac阵列的示意图；
30.图3为根据本发明实施例的基于三端阻变存储单元的mac阵列的剖面示意图；
31.图4为基于三端阻变存储单元的mac阵列操作方法的流程图。
具体实施方式
32.在mac阵列中，由于r部分所需的操作电压/电流较大，导致1t1r阻变存储单元通常面积较大，无法使用面积较小的core voltage晶体管来匹配器工作电压和电流，必须选用面积更大的io device，因此整个mac阵列在面积上不具备优势。同时，由于要容忍mac阵列中1t1r存储单元较大的工作电流/电压，导致实际外围电路设计中，晶体管的选择有限，面积和性能优化也受到制约。
33.针对上述问题，本发明提供一种基于三端阻变存储单元的mac阵列，以下将结合附图对本发明的具体实施例进行详细描述。
34.为了说明本发明提供的基于三端阻变存储单元的mac阵列及mac阵列操作方法，图1-图3对本发明实施例的基于三端阻变存储单元的mac阵列进行了示例性标示；图4对本发明实施例的基于三端阻变存储单元的mac阵列操作方法的流程进行了示例性标示。
35.以下示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术和设备可能不作详细讨论，但在适当情况下，所述技术和设备应当被视为说明书的一部分。
36.如图1、图2共同所示，本发明实施例的基于三端阻变存储单元的mac阵列，包括写入模块(write模块)和读取模块(read模块)，其中，该写入模块与读取模块连接有2d1r；该写入模块用于进行数据写入，即write模块负责高电压操作的支路，以将待处理数据写入至2d1r，使2d1r存储待处理数据；
37.所述读取模块用于反复读取所述2d1r所存储的数据，即read模块负责低电压操作以及读取电路，以验证2d1r所存储的数据是否为待处理数据；
38.所述2d1r包括三端阻变存储单元，该三端阻变存储单元包括字线、读取线和位线，该字线和读取线分别连接有第一二极管和第二二极管，该第一二极管和所述第二二极管连接在同一阻变存储器上；该阻变存储器与位线相连接。
39.并且，上述写入模块与所述字线相连接以进行写入操作，读取模块与所述读取线相连接以进行读取操作。
40.具体的，在本实施例中，2d1r连接有sa模块，该sa模块用于对待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据，在2d1r中，每一列2d1r分别连接一个sa模
块，即每条bl连接到一个sa模块上进行数字式的读取，实现rl信号和2d1r存储权重信息的电流乘积操作，在本实施例中，该mac运算为电流乘积运算。
41.此外，在本实施例中，该sa模块连接有io模块，以通过io模块将所述mac阵列输出数据导出，完成数据的处理、存储和输出。
42.在本实施例中，若位线和所述读取线施加正电压，字线接地，第一二极管导通，第二二极管关断，则位线、读取线所形成的bl-rl通路正偏；若字线和读取线施加正电压，位线接地，第一二极管关断，第二二极管导通，则位线、读取线所形成的bl-rl通路反偏；bl-rl通路正偏用于进行数据写入的置位操作；bl-rl通路反偏用于进行数据写入的复位操作；因此，在进行操作时，bl(位线)和rl(读取线)施加正电压、wl(字线)接地时，上方diode(第一二极管)导通，下方diode(第二二极管)关断，bl-wl通路正偏。rl和wl施加正电压、bl接地时，上方diode(第一二极管)关断，下方diode(第二二极管)导通，bl-rl通路反偏。从而实现了对阻变单元r施加正负电压完成操作。当读取时，同样激活bl-rl通路，但电压可以减小到1v以内，只需要保证下方diode打开即可，实现r上施加小电压的电流读取，该方法极其适用于当前常用阻变存储器的特性。
43.如图1、图2、图3共同所示，本实施例中的三端阻变存储器单元(简称为2d1r)的剖面结构如图3所示，其通过浅槽隔离(sti)将不同离子注入形成的n+和p+区域隔离，形成垂直方向上的二极管结构，并由深槽隔离(dti)将相邻的二极管区隔，左侧二极管的n+引出至字线(wl)，右侧二极管的p+引出至读取线(rl)，左侧二极管的p+和右侧二极管的n+引出至同一层金属连线并短接。在短接处金属层上制备有rram器件，由顶电极(te)、底电极(be)和阻变层(sl)构成。rram的顶电极引出至位线(bl)，如此，从而实现对阻变单元r施加正负电压完成操作，当读取时，同样激活bl-rl通路，电压可以减小到1v以内，只需要保证下方diode打开即可，实现r上施加小电压的电流读取。
44.如此，采用本实施例中的wl-bl和rl-bl分离的双通道模式可以分别对两种不同的操作电压进行设计，对电压较小的一条通路则同时作为读取电路使用，该通路上的电压/电流更小，可以在外围电路上采用功耗和面积更小的晶体管设计，进而节约面积，提高性能。
45.如上所述，本发明提供的基于三端阻变存储单元的mac阵列，包括写入模块和读取模块，写入模块与读取模块连接有2d1r；写入模块用于进行数据写入，以将待处理数据写入至所述2d1r，使2d1r存储待处理数据；读取模块用于反复读取2d1r所存储的数据，以验证2d1r所存储的数据是否为待处理数据；2d1r包括三端阻变存储单元，三端阻变存储单元包括字线、读取线和位线，字线和读取线分别连接有第一二极管和第二二极管，第一二极管和第二二极管连接在同一阻变存储器上；阻变存储器与所述位线相连接，如此，使用这种wl(字线)-bl(位线)和rl(读取线)-bl(位线)分离的双通道模式可以分别对两种不同的操作电压进行设计，对电压较小的一条通路则同时作为读取电路使用，该通路上的电压/电流更小，可以在外围电路上采用功耗和面积更小的晶体管设计，有效地减小阵列面积，实现读写电路的分离，避免干扰。
46.如图4所示，本发明还提供一种基于三端阻变存储单元的mac阵列操作方法，基于如前所述的基于三端阻变存储单元的mac阵列，包括：
47.s1：对2d1r的三端阻变存储单元所包括的位线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的字线接地，使所述字线连接的第一二极管导通，所述读取线所连
接的第二二极管关断，以形成bl-rl通路正偏；对2d1r的三端阻变存储单元所包括的字线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的位线接地，使所述字线连接的第一二极管关断，所述读取线所连接的第二二极管导通，以形成bl-rl通路反偏；
48.s2：通过所述bl-rl通路正偏进行置位操作，通过所述bl-rl通路反偏完成复位操作，以基于所述置位操作、所述复位操作对待处理数据进行写入操作，将所述待处理数据写入至所述2d1r中；
49.s3：激活所述bl-rl通路，将所述第二二极管打开，对所述待处理数据进行读取操作，以验证所述2d1r所存储的数据是否为所述待处理数据；
50.s4：若所述2d1r所存储的数据为所述待处理数据，则通过sa模块对所述待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据。
51.具体的，在进行操作时，bl(位线)和rl(读取线)施加正电压、wl(字线)接地时，上方diode(第一二极管)导通，下方diode(第二二极管)关断，bl-wl通路正偏。rl和wl施加正电压、bl接地时，上方diode(第一二极管)关断，下方diode(第二二极管)导通，bl-rl通路反偏。从而实现了对阻变单元r施加正负电压完成操作。当读取时，同样激活bl-rl通路，但电压可以减小到1v以内，只需要保证下方diode打开即可，实现r上施加小电压的电流读取，该方法极其适用于当前常用阻变存储器的特性。
52.更为具体的实施方式在此不作赘述，可参照上述基于三端阻变存储单元的mac阵列的具体实施例。
53.通过上述实施方式可以看出，本发明提供的基于三端阻变存储单元的mac阵列操作方法，首先对2d1r的三端阻变存储单元所包括的位线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的字线接地，使字线连接的第一二极管导通，读取线所连接的第二二极管关断，以形成bl-rl通路正偏；再对2d1r的三端阻变存储单元所包括的字线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的位线接地，使字线连接的第一二极管关断，读取线所连接的第二二极管导通，以形成bl-rl通路反偏；而后通过bl-rl通路正偏进行置位操作，通过bl-rl通路反偏完成复位操作，以基于置位操作、复位操作对待处理数据进行写入操作，将待处理数据写入至2d1r中；激活bl-rl通路，将第二二极管打开，对待处理数据进行读取操作，以验证2d1r所存储的数据是否为所述待处理数据；若2d1r所存储的数据为待处理数据，则通过sa模块对待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据，如此，使用这种wl(字线)-bl(位线)和rl(读取线)-bl(位线)分离的双通道模式可以分别对两种不同的操作电压进行设计，对电压较小的一条通路则同时作为读取电路使用，该通路上的电压/电流更小，可以在外围电路上采用功耗和面积更小的晶体管设计，有效地减小阵列面积，实现读写电路的分离，避免干扰。
54.如上参照附图以示例的方式描述了根据本发明提出的基于三端阻变存储单元的mac阵列及mac阵列操作方法。但是，本领域技术人员应当理解，对于上述本发明所提出的基于三端阻变存储单元的mac阵列及mac阵列操作方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。

技术特征：

1.一种基于三端阻变存储单元的mac阵列，包括写入模块和读取模块，其特征在于，所述写入模块与所述读取模块连接有2d1r；其中，所述写入模块用于进行数据写入，以将待处理数据写入至所述2d1r，使所述2d1r存储所述待处理数据；所述读取模块用于反复读取所述2d1r所存储的数据，以验证所述2d1r所存储的数据是否为所述待处理数据；所述2d1r包括三端阻变存储单元，所述三端阻变存储单元包括字线、读取线和位线，所述字线和读取线分别连接有第一二极管和第二二极管，所述第一二极管和所述第二二极管连接在同一阻变存储器上；所述阻变存储器与所述位线相连接。2.如权利要求1所述的基于三端阻变存储单元的mac阵列，其特征在于，所述2d1r连接有sa模块，所述sa模块用于对所述待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据。3.如权利要求2所述的基于三端阻变存储单元的mac阵列，其特征在于，在所述2d1r中，每一列2d1r分别连接一个sa模块。4.如权利要求2所述的基于三端阻变存储单元的mac阵列，其特征在于，所述mac运算为电流乘积运算。5.如权利要求2所述的基于三端阻变存储单元的mac阵列，其特征在于，所述sa模块连接有io模块，以通过所述io模块将所述mac阵列输出数据导出。6.如权利要求1所述的基于三端阻变存储单元的mac阵列，其特征在于，所述写入模块与所述字线相连接。7.如权利要求1所述的基于三端阻变存储单元的mac阵列，其特征在于，所述读取模块与所述读取线相连接。8.如权利要求1所述的基于三端阻变存储单元的mac阵列，其特征在于，若所述位线和所述读取线施加正电压，所述字线接地，所述第一二极管导通，所述第二二极管关断，则所述位线、所述读取线所形成的bl-rl通路正偏；若所述字线和所述读取线施加正电压，所述位线接地，所述第一二极管关断，所述第二二极管导通，则所述位线、所述读取线所形成的bl-rl通路反偏。9.如权利要求8所述的基于三端阻变存储单元的mac阵列，其特征在于，所述bl-rl通路正偏用于进行数据写入的置位操作；所述bl-rl通路反偏用于进行数据写入的复位操作。10.一种基于三端阻变存储单元的mac阵列操作方法，基于如权利要求1-9任一所述的基于三端阻变存储单元的mac阵列，包括：对2d1r的三端阻变存储单元所包括的位线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的字线接地，使所述字线连接的第一二极管导通，所述读取线所连接的第二二极管关断，以形成bl-rl通路正偏；对2d1r的三端阻变存储单元所包括的字线和读取线施加正电压，使2d1r的三端阻变存储单元所包括的位线接地，使所述字线连接的第一二极管关断，所述读取线所连接的第二二极管导通，以形成bl-rl通路反偏；通过所述bl-rl通路正偏进行置位操作，通过所述bl-rl通路反偏完成复位操作，以基
于所述置位操作、所述复位操作对待处理数据进行写入操作，将所述待处理数据写入至所述2d1r中；激活所述bl-rl通路，将所述第二二极管打开，对所述待处理数据进行读取操作，以验证所述2d1r所存储的数据是否为所述待处理数据；若所述2d1r所存储的数据为所述待处理数据，则通过sa模块对所述待处理数据和预获取的rl信号进行mac运算以获取mac阵列输出数据。

技术总结

本发明提供一种基于三端阻变存储单元的MAC阵列，包括写入模块和读取模块，写入模块用于将待处理数据写入至2D1R，使2D1R存储待处理数据；读取模块用于验证2D1R所存储的数据是否为待处理数据；2D1R包括三端阻变存储单元，三端阻变存储单元包括字线、读取线和位线，字线和读取线分别连接有第一二极管和第二二极管，第一二极管和第二二极管连接在同一阻变存储器上；阻变存储器与所述位线相连接，如此，有效地减小阵列面积，实现读写电路的分离，避免干扰。扰。扰。