一种基于高稳定度宽基准脉冲的精密频率测量装置

本发明属于时频测量领域，特别涉及一种基于高稳定度宽基准脉冲的精密频率测量装置。

随着科学和工程技术的不断发展，许多设备对本地时钟频率的精确度提出了越来越高的 要求，需要对各种时钟源如恒温晶振、原子钟等的振荡频率进行精确测量，以确定其长期工 作后产生的频率偏移。进行频率测量，需要外部提供的高精度频率基准，卫星授时系统，如 GPS、GLONASS、北斗等卫星系统所提供的与地面授时中心同步的高稳定度脉冲信号便是一 种易获取的频率基准，其具有极高的长期稳定性，但每个脉冲含有随机抖动，需要通过算法 进行消除。

绝大多数现有的频率测量技术都是在脉冲计数法的基础上发展而来。

记基准脉冲的频率为f_B，周期为T_B，记待测时钟的频率为f_T，周期为T_T，
为表述方便，下文均假设T_B>T_T，反之亦成立。

传统脉冲计数法以基准脉冲为计数闸门，在闸门开启的时间窗内对待测脉冲进行计数，
记为n，则可认为待测时钟的周期T_T'和频率f_T'为f_T'＝nf_B

传统脉冲计数法的缺点在于，在一个测量时间窗内，会产生一个±TT范围内的系统误差， 以待测频率TT≈100MHz计数时间窗1s为例，该测量方法的误差将达到10ns/s，精度无法满足 诸多现实应用的需求。

为减小该项误差，工程上提出了多种改进技术，如积分内插法、恒流积分法、时间游标 法、数字延迟线法等，积分内插法和恒流积分法理论上可以达到很高的测量分辨率，但受到 电容充放电非线性及老化因素的影响严重，且被测频率的变化范围有限；时间游标法可以达 到很高的测量分辨率及稳定性，但其要求的多个同步启动且具有恒定频差的频率源难以实现， 成本高，生产调试极复杂，不利于实际应用；数字延迟线法依赖于集成电路的制造工艺，对 芯片工作温度和电压稳定度十分敏感，且其只能达到数百皮秒的测量分辨率，不能满足更高 的需求。

针对现有技术的不足，本发明提供一种基于高稳定度宽基准脉冲的精密频率测量装置， 该装置，成本低，生产调试简单，有利于实际应用，对芯片工作温度和电压稳定度不敏感， 能满足更高的需求。

实现本发明目的的技术方案是：

一种基于高稳定度宽基准脉冲的精密频率测量装置，包括时钟整形单元、开关恒流源单 元、电容充电控制单元、自校准单元、ADC采样单元、主处理器单元和FPGA控制单元；

FPGA控制单元与时钟整形单元、开关恒流源单元、主处理器单元相连接，

时钟整形单元与基准脉冲源、被测频率源直接连接，

电容充电控制单元与开关恒流源单元、自校准单元相连接，

主处理器单元与ADC采样单元、自校准单元相连接，自校准单元还与ADC采样单元相 连接。

时钟整形单元：将基准频率脉冲及被测频率脉冲整形为边沿陡峭的CMOS电平输入至 FPGA中，该电路可由高速率比较器芯片实现；

开关恒流源单元：该单元受FPGA控制，将待积分的电压脉冲信号转换为电流脉冲信号， 提供给电容充电控制单元，要求该可控恒流源具有高带宽、高压摆率及高输出内阻的特性， 以满足测量精度的需求；

电容充电控制单元：该单元接受开关恒流源单元输出的电流脉冲，对一颗电容进行充电， 将脉冲宽度转换为电容电压UC并输出给自校准单元，该单元输入端应具有电流单向导通的特 性，输出缓冲端应具有超高阻抗低容抗的特性，以保证电压信号在短时间内不会因漏电流而 发生变化，在单次测量结束后，应在FPGA控制单元的控制下对电容进行放电处理以待下次 测量使用；

所述积分电容应选用高质量的聚苯乙烯电容；

自校准单元：为避免积分电容受环境温度、长期老化及电流源老化导致积分比例发生变 化，同时为提高该系统对测量频率大范围变化的需求，该自校准单元受主处理器的控制，可 利用单个被测频率脉冲作为校准信号，对电容积分输出电压进行直流偏置调节Ubias和幅度调 节Aadj，得到校准后电压UCadj＝AadjUC+Ubias，使其满足测量需求并最大程度地消除元器件误差 产生的测量误差；

ADC采样单元：该单元受FPGA的控制，对电容积分后的电压信号进行采样并转换为 数字信号提供给主处理器做进一步利用，为避免采样时间过长导致积分电容缓慢放电产生的 误差，该ADC采样单元应使用高速SAR型ADC集成电路，ADC集成电路的转换位数直接 决定了本发明系统的测量分辨率；

主处理器单元：该单元通过对FPGA内状态机的控制，达到对本发明系统测量流程的控 制，并通过读取FPGA内计数器值和ADC转换数据，对校正参数进行修正，对被测频率进 行换算，然后通过卡尔曼滤波算法对测量数据进行滤波以消除参考频率的随机抖动；

FPGA控制单元：该单元受主处理器的控制，提供时序信号以协调控制其他各单元的工作， 并实现本发明系统所需的全部逻辑电路，如计数器电路、计数门限生成电路、被测脉冲相位 差产生电路；

所述计数器电路用于在一个计数时间窗口内，对被测脉冲PT进行粗计数并记录，供主处 理器读取使用；

所述计数门限生成电路用于生成基准脉冲周期的正整数倍宽度的计数窗口信号PW，供计 数器作为计数门限使用，并供给相位差产生电路以产生相位差信号；

所述被测脉冲相位差产生电路用于产生在计数窗口的起始处被测脉冲与计数窗口脉冲边 沿的时间差脉冲PP，其宽度为TPP，并将其输出给开关恒流源电路，为保证开关恒流源电路工 作在线性度良好的区间内，该脉冲应额外包含一个被测频率脉冲，即TPP＝tT+1-tPP， TT≤TPP≤2TT；

有益效果

本发明提供一种基于高稳定度宽基准脉冲的精密频率测量装置，对于直接计数法产生的 相位误差具有16位的测量分辨率，可达到10ps以下的测量精度，明显优于传统的测量方法， 调试简单，可实现全自动测量，无需人工操作，同时对环境温度、元器件老化、电压波动等 影响因素不敏感，具有优良的稳定性，与使用锁相环的方法相比，无需锁相过程，可实现即 时测量，响应速度快，结构清晰，实现方法简单，方便与其他系统结合，可应用于精密仪器、 传感器网络、网络授时、精确守时等诸多领域，该装置成本低，生产调试简单，有利于实际 应用，对芯片工作温度和电压稳定度不敏感，能满足更高的需求。

图1系统结构框图

图2主处理器控制流程图

图3校准子流程图

下面结合附图和实施例对本发明内容作进一步的阐述，但不是对本发明的限定。

如图1所示：

实施例

一种基于高稳定度宽基准脉冲的精密频率测量装置，包括时钟整形单元2、开关恒流源单 元5、电容充电控制单元6、自校准单元9、ADC采样单元8、主处理器单元7和FPGA控制 单元4；

FPGA控制单元4与时钟整形单元2、开关恒流源单元5、主处理器单元相连接，

时钟整形单元2与基准脉冲源1、被测频率源3直接连接，

电容充电控制单元6与开关恒流源单元5、自校准单元9相连接，

主处理器单元7与ADC采样单元8、自校准单元9相连接，自校准单元9还与ADC采 样单元8相连接。

上面是我写的你的输入输出控制等等很复杂，这样写感觉简单一点，

时钟整形单元2：将基准频率脉冲及被测频率脉冲整形为边沿陡峭的CMOS电平输入至 FPGA中，该电路可由高速率比较器芯片实现；

开关恒流源单元5：该单元受FPGA控制单元4控制，将待积分的电压脉冲信号转换为电 流脉冲信号，提供给电容充电控制单元6，该可控恒流源具有带宽、高压摆率及高输出内阻 的特性，以满足测量精度的需求；

电容充电控制单元6：接受开关恒流源单元5输出的电流脉冲，对一颗电容进行充电，将 脉冲宽度转换为电容电压UC并输出给自校准单元，该单元输入端应具有电流单向导通的特 性，输出缓冲端应具有超高阻抗低容抗的特性，以保证电压信号在短时间内不会因漏电流而 发生变化，在单次测量结束后，应在FPGA控制单元4的控制下对电容进行放电处理以待下 次测量使用；

所述积分电容应选用高质量的聚苯乙烯电容；

自校准单元9：为避免积分电容受环境温度、长期老化及电流源老化导致积分比例发生变 化，同时为提高该系统对测量频率大范围变化的需求，该自校准单元受主处理器的控制，可 利用单个被测频率脉冲作为校准信号，对电容积分输出电压进行直流偏置调节Ubias和幅度调 节Aadj，得到校准后电压UCadj＝AadjUC+Ubias，使其满足测量需求并最大程度地消除元器件误差 产生的测量误差；

ADC采样单元8：该单元受FPGA控制单元4的控制，对电容积分后的电压信号进行采 样并转换为数字信号提供给主处理器做进一步利用，为避免采样时间过长导致积分电容缓慢 放电产生的误差，该ADC采样单元应使用高速SAR型ADC集成电路，ADC集成电路的转 换位数直接决定了本发明系统的测量分辨率；

主处理器单元7：该单元通过对FPGA控制单元4内状态机的控制，达到对本发明系统测 量流程的控制，并通过读取FPGA控制单元4内计数器值和ADC转换数据，对校正参数进 行修正，对被测频率进行换算，然后通过卡尔曼滤波算法对测量数据进行滤波以消除参考频 率的随机抖动；

FPGA控制单元：该单元受主处理器的控制，提供时序信号以协调控制其他各单元的工作， 并实现本发明系统所需的全部逻辑电路，如计数器电路、计数门限生成电路、被测脉冲相位 差产生电路；

所述计数器电路用于在一个计数时间窗口内，对被测脉冲PT进行粗计数并记录，供主处 理器读取使用；

所述计数门限生成电路用于生成基准脉冲周期的正整数倍宽度的计数窗口信号PW，供计 数器作为计数门限使用，并供给相位差产生电路以产生相位差信号；

所述被测脉冲相位差产生电路用于产生在计数窗口的起始处被测脉冲与计数窗口脉冲边 沿的时间差脉冲PP，其宽度为TPP，并将其输出给开关恒流源单元，为保证开关恒流源单元工 作在线性度良好的区间内，该脉冲应额外包含一个被测频率脉冲，即TPP＝tT+1-tPP， TT≤TPP≤2TT；

如图2所示，所述控制流程，包括以下步骤：

S101、系统进行初始化操作。

S102、判断是否接收到测量请求，若未收到测量请求，则优先处理系统其它任务，当主 处理器接到测量请求后，进入校准流程S3。

S103、执行校准子流程。

S104、向FPGA发出控制指令使其进入测量状态，由FPGA控制系统其它部件完成一次 测量流程。

S105、主处理器读取ADC转换数据以及FPGA内计数器的计数值。

S106、通过换算将ADC转换数据及FPGA内计数器值作为观测值输入卡尔曼滤波器中；
所述换算方法为式中为单次测量所得的频率值，T_W为计数窗口的时间
宽度，n为计数窗口内对被测脉冲进行计数的结果，D为计数窗口起始时ADC所读出的数据，
D′为计数窗口结束时ADC所读出的数据，N为ADC采样位数。

S107、判断是否采集到足够的数据点，若数据不足，则重复执行S3至S6步骤。

S108、将卡尔曼滤波器的收敛值作为本次测量请求的测量结果进行保存，并退出本次测 量流程，等待下一次测量请求的到来。

如图3所示，所述校准流程，包括以下步骤

S201、对校准工作进行初始化。

S202、检测被测脉冲源是否与上次校准是同一脉冲源，若被测源发生改变则直接进入步 骤S304，否则进入步骤S303。

S203、判断本次校准请求是否超出了上次校准结果的有效周期，若未超出则退出校准流 程，若上次校准结果以过期，则跳转S204。

S204、处理器向FPGA发出单周期校准指令，使FPGA生成单个被测脉冲宽度的校准脉 冲，将其作为积分脉冲提供给后续测量模块。

S205、主处理器读取ADC转换数据，通过换算向DAC发出校准数据，使单脉冲输入时 ADC转换数据尽可能接近0值。

S206、主处理器向FPGA发出双周期校准指令，使FPGA生成两个被测脉冲宽度的校准 脉冲，将其作为积分脉冲提供给后续测量模块。

S207、主处理器读取ADC转换数据，通过换算向衰减器发出校准数据，使双脉冲输入时 ADC转换数据尽可能接近ADC的最大度数。

S208、检验校准结果是否已经收敛，若还未收敛，重复执行步骤S203至S207。

S209、主处理器保存当前校准数据并将其锁定，重置校准有效周期计时器，并退出校准 流程。