一种flash型FPGA的层次化字线预处理电路的制作方法

一种flash型fpga的层次化字线预处理电路
技术领域
1.本发明涉及fpga领域，尤其是一种flash型fpga的层次化字线预处理电路。

背景技术：

2.flash型fpga是基于可重复配置的flash存储技术，通过对flash存储单元的重新编程，改变电路内部的逻辑关系，从而实现用户不同的逻辑功能。由于flash存储单元属于非易失性存储，芯片掉电后再重启，信息不会丢失，所以成为了可编程逻辑器件的主流，广泛应用于信号处理和控制领域。对flash型fpga中的存储单元(flash cell)的配置是可编程逻辑器件逻辑应用的前提，其中字线(wl)连接到flash cell的栅极，需要在flash cell的擦除、编程、和读取过程中赋予其相应的电压，如何准备高效的实现这一功能，对flash型fpga的快速集成起关键作用。

技术实现要素：

3.本发明人针对上述问题及技术需求，提出了一种flash型fpga的层次化字线预处理电路，本发明的技术方案如下：
4.一种flash型fpga的层次化字线预处理电路，该述层次化字线预处理电路包括k层控制电路和一个译码电路，k≥2；
5.第一层控制电路包括若干个第一控制单元，第k-1层控制电路中的每个第k-1控制单元对应第k层控制电路中的若干个第k控制单元，k为参数且2≤k≤k，第k层控制电路中的每个第k控制单元对应译码电路中的一个译码单元；每个译码单元引出字线控制信号并连接fpga中的一个字线；
6.每个译码单元受控于读写信号、擦除信号以及字线选通信号包括译码单元对应的k个不同层级的控制单元分别输出的k路选择信号形成的字线选通信号，译码单元用于根据获取到的信号将字线控制信号上拉至可变正电压、为所连接的字线控制的存储单元提供执行读写操作所需的栅极电压，以及，用于根据获取到的信号将字线控制信号下拉至负电压、为所连接的字线控制的存储单元提供执行擦除操作所需的栅极电压。
7.本发明的有益技术效果是：
8.本技术公开了一种flash型fpga的层次化字线预处理电路，通过层次化的管理方式对flash型fpga中存储单元的擦除、编程和读取操作时为存储单元阵列提供字线信号，简化了译码电路、减少了硬件逻辑的资源开销，且可以减少不同块控制单元之间在对存储单元操作时的干扰。同时flash型fpga在对存储单元阵列操作时的地址是连续性的，由地址计数器自动加1。每个组控制单元完成读写操作后向上一级反馈完成信号，直到所有组控制单元完成读写操作，这种自下而上的信号反馈，灵活的实现了flash cell阵列块(对应于一个块控制单元bank)的选择，尤其对大规模的flash型可编程器件快速集成起关键作用。
附图说明
9.图1是在形成三层控制电路且共有9216个字线的情况下的一种不同层次的控制电路之间的对应关系示意图。
10.图2是一个实施例中的块控制单元及其对应的组控制单元的电路结构示意图。
11.图3是一个实施例中的，一个组控制单元对应的各个地址锁存单元及其对应的块控制单元、组控制单元和译码单元的电路结构示意图。
具体实施方式
12.下面结合附图对本发明的具体实施方式做进一步说明。
13.本技术公开了一种flash型fpga的层次化字线预处理电路，flash型fpga内部包括若干个构成行列式结构的存储单元(flash cell)，每一个字线wl控制若干个存储单元的栅极，具体的，一般是连接同一行的若干个存储单元的栅极。每一组位线bl/bln控制若干个存储单元的漏极和源极，一般是连接同一列的若干个存储单元的漏极和源极。字线和位线共同配合实现对存储单元阵列的读写和擦除操作，在此过程中，字线需要给存储单元提供所需的栅极电压，而本技术的层次化字线预处理电路即用于实现该功能。
14.该字线预处理电路包括k层控制电路和一个译码电路，k≥2。第一层控制电路包括若干个第一控制单元，第k-1层控制电路中的每个第k-1控制单元对应第k层控制电路中的若干个第k控制单元，k为参数且2≤k≤k。第k层控制电路中的每个第k控制单元对应译码电路中的一个译码单元。每个译码单元引出字线控制信号并连接fpga中的一个字线。
15.其中，位于同一层级的任意两个控制单元所对应的下一层级的控制单元不重叠，且位于同一层级的所有控制单元对应的下一层级的控制单元覆盖下一层级的所有控制单元。各个层级的控制单元的数量根据flash型fpga中实际包含的字线的数量确定，或者有时还需考虑存储单元和字线的布设结构。
16.可选的，位于同一层级的任意两个控制单元所对应的下一层级的控制单元的数量相同或不同。比如，一个第一控制单元对应12个第二控制单元，另一个第二控制单元可以也对应12个第二控制单元、则两个第一控制单元分别对应相同数量的第二控制单元。或者，另一个第二控制单元对应16个第二控制单元、则两个第一控制单元分别对应不同数量的第二控制单元。但一般情况下，采用任意两个控制单元对应相同数量的下一层级的控制单元的规整结构。
17.在一个实施例中，k＝3，则层次化字线预处理电路包括三层控制电路，第一层控制电路包括若干个作为第一控制单元的块控制单元(bank)，第二层控制电路包括若干个作为第二控制单元的组控制单元(group)，第三层控制电路包括若干个作为第三控制单元的地址锁存单元(latch)，这是实际比较常用的架构。
18.基于此架构，假设该flash型fpga一共包括9216个字线，则层次化字线预处理电路的一种具体的实现方式为，请参考图1示意图：第一层控制电路包括16个块控制单元分别记为bank 0～bank 15，其中块控制单元bank 0对应第二层控制电路的12个组控制单元分别记为group0～group11，其中组控制单元group0对应第三层控制电路的48个地址锁存单元分别记为latch0～latch47。地址锁存单元latch0～latch47分别对应一个译码单元分别记为decode0～decode47，每个译码单元引出字线控制信号并连接fpga中的一个字线分别记
为wl《0》～wl《47》。其余的块控制单元、组控制单元和地址锁存单元都是类似的。
19.由此可见，基于本技术这种结构，每个译码单元对应k个不同层级的k个控制单元，也即包括该译码单元对应的第k控制单元及其他各个层级分别具有对应的控制单元，具体的，该译码单元对应的第k控制单元、其对应的第k控制单元所对应的上一层的第k-1控制单元
……
，依次类推直至第一控制单元。每个译码单元会获取到其对应的k个不同层级的控制单元分别输出的k路选择信号，将其记为字线选通信号。比如当k＝3时，每个译码单元获取到其对应的地址锁存单元、组控制单元、块控制单元分别输出的三路选择信号形成的字线选通信号。
20.每个译码单元受控于读写信号pg_rd_b、擦除信号erase以及接收到的字线选通信号，并根据获取到的这三类信号将字线控制信号上拉至可变正电压vpc、为所连接的字线控制的存储单元提供执行读写操作所需的栅极电压。以及，译码单元还用于根据获取到的这三类信号将字线控制信号下拉至负电压vgc、为所连接的字线控制的存储单元提供执行擦除操作所需的栅极电压。
21.可选的，对字线控制的存储单元执行的读写操作包括编程操作和读取操作，则：译码单元将引出的字线控制信号上拉至电压值为编程电压值的可变正电压，以为所连接的字线控制的存储单元提供执行编程操作所需的栅极电压。或者，译码单元将引出的字线控制信号上拉至电压值为读电压值的可变正电压，以为所连接的字线控制的存储单元提供执行读操作所需的栅极电压。其中，编程电压值大于读电压值，一般读电压值与内核电压的电压值相等为1.5v，而编程电压为高压比如12.5v，而负电压vgc比如可取为-16.5v。
22.在存储单元擦除过程中，所有译码单元获取到无效电平的读写信号pg_rd_b和有效电平的擦除信号erase，所有译码单元均获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号下拉至负电压vgc，以同时对各个字线控制的存储单元提供执行擦除操作所需的栅极电压，使得全芯片的所有存储单元一起擦除。
23.在存储单元读写过程中，所有译码单元获取到有效电平的读写信号pg_rd_b和无效电平的擦除信号erase，各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号上拉至可变正电压，以依次对各个字线控制的存储单元提供执行读写操作所需的栅极电压，使得全芯片的所有存储单元按照所连接的字线的字线选通信号依次读写。
24.在上述过程中，当每个译码单元获取到其对应的各个控制单元输出的k路有效的选择信号时，确认接收到用于指示选通所连接的字线的字线选通信号，也即确认接收到有效的字线选通信号。比如k＝3时，每个译码单元获取到的用于指示选通所连接的字线的字线选通信号包括其对应的地址锁存单元、组控制单元、块控制单元分别输出的三路有效的选择信号。且具体的，以k＝3的典型实施例为例，层次化字线预处理电路中的各个块控制单元依次输出有效的选择信号；并在一个块控制单元输出有效的选择信号时，控制其对应的各个组控制单元依次输出有效的选择信号；并在一个组控制单元输出有效的选择信号时，控制其对应的各个地址锁存单元依次输出有效的选择信号，使得各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号。
25.请参考图2和图3所示的具体电路图，每个组控制单元基于d触发器实现，组控制单元group0～group47中的d触发器分别记为dff0～dff47，对应于同一个块控制单元的各个
组控制单元中的每个d触发器的q端连接下一级d触发器的d端形成级联结构，第一级的d触发器的d端连接移位使能信号shift_en，每一级d触发器的q端还分别输出所属的组控制单元的选择信号。在存储单元读写过程中，移位使能信号shift_en为高电平，各个d触发器的cp端连接采样时钟cp，采样时钟cp变为高电平后，d触发器的输出端q端为高电平，继而输出有效的选择信号。具体的，每一级d触发器的q端依次通过由配置电压vcc和接地端供电的缓冲器以及由可变正电压vpc和负电压vgc供电的缓冲器输出所属的组控制单元的选择信号。可选的，每一层控制电路的每一个控制单元输出的一路选择信号包括相位相反的第一信号和第二信号，因此每一路有效的选择信号实际包括分别为有效电平的第一信号和第二信号。比如图2所示，一个组控制单元group0输出的选择信号包括第一信号group《0》及其反相的第二信号group_b《0》，第一信号高电平有效、第二信号低电平有效，则group0输出的有效的选择信号包括高电平的第一信号和低电平的第二信号，其他组控制单元以此类推。
26.每个组控制单元还包括下拉nmos管，组控制单元group0～group47中的下拉nmos管分别记为g_n0～g_n47。下拉nmos管的源极接地、栅极连接组控制单元中的d触发器的q端。对应于同一个块控制单元的各个组控制单元中的下拉nmos管的漏极相连并连接至块控制单元的反馈端。当任意一个组控制单元输出有效的选择信号时，也即任意一个组控制单元中的d触发器的q端为高电平时，下拉nmos管下拉至地，块控制单元通过反馈端接收到有效电平的反馈信号fb，也即接收到低电平。当块选择信号接收到有效的块选择信号wl_sel且通过反馈端接收到有效电平的反馈信号fb时，块控制单元输出有效的选择信号。
27.请参考图2，每个块控制单元包括pmos倒比管p0以及nmos管n0、n1和n2，p0的源极连接内核电压、漏极连接n0的漏极，n0的源极接地，p0的栅极和n0的栅极相连并连接低电平有效的配置使能信号cfg_b，p0和n0的公共端依次通过反相器和缓冲器接输出选择信号，反相器由配置电压vcc和接地端供电，缓冲器由可变正电压vpc和接地端供电。配置电压vcc为3.3v。p0和n0的公共端还连接n2的漏极，n2的源极连接n1的漏极，n1的源极接地。块选择信号wl_sel连接n2的栅极。块选择信号wl_sel还通过由内核电压vdd和接地端供电的反相器连接n1的栅极。n1和n2的公共端作为块控制单元的反馈端获取反馈信号fb。当块控制单元获取到高电平有效的块选择信号wl_sel，同时接收到低电平有效的反馈信号fb时，输出有效的选择信号。同样的，块控制单元输出的一路选择信号也包括相位相反的第一信号和第二信号。比如图2所示，一个块控制单元bank0输出的选择信号包括第一信号bank《0》及其反相的第二信号bank_b《0》，第一信号高电平有效、第二信号低电平有效，则bank0输出的有效的选择信号包括高电平的第一信号和低电平的第二信号，其他块控制单元以此类推。
28.每个地址锁存单元基于锁存器构建，如图3所示，一个组控制单元group0对应的各个地址锁存单元分别记为latch0～latch47，每个锁存器的d端获取对应的地址信号分别记为a《0》～a《47》。同时在对存储单元形成的阵列进行读写操作时的地址信号是连续性的，由地址计数器自动加1。锁存器的cp端获取采样时钟，采样时钟cp变为高电平后，地址锁存单元打开，地址信号生效，锁存器通过q端输出高电平、通过qn端输出低电平。同样的，地址锁存单元输出的一路选择信号也包括相位相反的第一信号和第二信号。比如图3所示，一个地址锁存单元latch0输出的选择信号包括通过锁存器的q端输出的第一信号addr《0》及其反相的通过锁存器的qn端输出的第二信号addr_d《0》，第一信号高电平有效、第二信号低电平有效，则地址锁存单元latch0输出的有效的选择信号包括高电平的第一信号和低电平的第
二信号，其他块控制单元以此类推。
29.每个译码单元包括串联的上拉组件和下拉组件，译码单元通过上拉组件连接可变正电压vpc、通过下拉组件连接负电压vgc，上拉组件和下拉组件的公共端引出字线控制信号分别连接至字线wl《0》～wl《47》。译码单元的上拉组件受控于读写信号pg_rd_b以及译码单元对应的k个不同层级的控制单元分别输出的k路第二信号，下拉组件受控于擦除信号erase以及译码单元对应的k个不同层级的控制单元分别输出的k路第一信号。当译码单元接收到k路有效电平的第一信号和k路有效电平的第二信号时，确定接收到用于指示选通所连接的字线的字线选通信号。
30.具体的，各个译码单元的电路结构相同，以译码单元decode0为例：上拉组件包括四个pmos管分别为w_p0、w_p1、w_p2和w_p3，w_p3的源极连接可变正电压vpc、漏极连接w_p2的源极，w_p2的漏极连接w_p1的源极，w_p1的漏极连接w_p0的源极。w_p0的漏极用于连接下拉组件并引出字线控制信号。w_p3的栅极受控于低电平有效的读写信号pg_rd_b。w_p0的栅极受控于译码单元对应的块控制单元输出的第二信号bank_b《0》，w_p1的栅极受控于译码单元对应的组控制单元输出的第二信号group_b《0》，w_p2的栅极受控于译码单元对应的地址锁存单元输出的第二信号latch_b《0》，三路第二信号均为低电平有效。
31.下拉组件包括四个nmos管分别为w_n0、w_n1、w_n2和w_n3，w_n0的源极连接负电压vgc、漏极连接w_n1的源极，w_n1的漏极连接w_n2的源极，w_n2的漏极连接w_n3的源极，w_n3的漏极用于连接上拉组件并引出字线控制信号，w_n0的栅极受控于高电平有效的擦除信号erase。w_n3的栅极受控于译码单元对应的块控制单元输出的第一信号bank《0》，w_n2的栅极受控于译码单元对应的组控制单元输出的第一信号group《0》，w_n1的栅极受控于译码单元对应的地址锁存单元输出的第一信号latch《0》，三路第一信号均为高电平有效。
32.则当译码单元接收到三路高电平的第一信号和三路低电平的第二信号时，确定接收到用于指示选通所连接的字线的字线选通信号。
33.基于图2和图3所示的电路，该层次化字线预处理电路的工作过程为：
34.在存储单元擦除过程中，所有译码单元获取到无效的高电平的读写信号pg_rd_b和有效的高电平的擦除信号erase，使得w_p3关断、w_n0导通。所有块控制单元输出高电平的第一信号bank《》和低电平的第二信号bank_b《》，所有组控制单元输出高电平的第一信号group《》和低电平的第二信号group_b《》，所有地址锁存单元输出高电平的第一信号latch《》和低电平的第二信号latch_b《》，所有译码单元都接收到各自对应的用于指示选通所连接的字线的字线选通信号。在每个译码单元中，pmos管w_p3关断，pmos管w_p0、w_p1和w_p2导通，nmos管w_n0、w_n1、w_n2和w_n3均导通，译码单元将引出的字线控制信号下拉至负电压vgc，同时对各个字线控制的存储单元提供执行擦除操作所需的栅极电压，使得全芯片的所有存储单元一起擦除。
35.在存储单元读写过程中，读写过程是类似是，只是vpc的电压值不同，因此仅以对存储单元的编程过程为例。所有译码单元获取到有效的低电平的读写信号pg_rd_b和无效的低电平的擦除信号erase，使得w_p3导通、w_n0关断。dff0的d端为高电平，cp端变为高电平后，dff0的q端为高电平，使得group《0》为高电平，group_b《0》为低电平，group0被选中。同时由于g_n0下拉使得块控制单元bank0的反馈端(也即n1的漏端)是低电平。当wl_sel为高电平有效时，bank0被选中，结合n1漏端的低电平，使得bank《0》为高电平，bank_b《0》为低
电平。group0被选中后，latch0打开，地址a《0》生效，addr《0》为高电平，addr_b《0》为低电平。此时decode0电路中，pmos管w_p0、w_p1、w_p2和w_p3均导通，nmos管w_n0关断，nmos管w_n1、w_n2、和w_n3导通，decode0将引出的字线控制信号上拉至可变正电压，使得给字线wl《0》控制的存储单元提供执行读写操作所需的栅极电压。然后latch1打开，地址a《1》生效，与上述类似，使得decode1将引出的字线控制信号上拉至可变正电压，使得给字线wl《1》控制的存储单元提供执行读写操作所需的栅极电压。按照上述过程，latch0～latch47依次打开，地址a《0》～a《47》依次生效。在group0对应的所有地址锁存单元遍历完成后。group1以及之后的group依次被选中并按照上述过程遍历，且每个group完成读写操作后能够向上一级的块控制单元提供反馈信号，直到所有group完成读写操作，实现灵活。由此循环过程，依次对各个字线控制的存储单元提供执行读写操作所需的栅极电压，使得全芯片的所有存储单元按照所连接的字线的字线选通信号依次读写。
36.以上所述的仅是本技术的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

技术特征：

1.一种flash型fpga的层次化字线预处理电路，其特征在于，所述层次化字线预处理电路包括k层控制电路和一个译码电路，k≥2；第一层控制电路包括若干个第一控制单元，第k-1层控制电路中的每个第k-1控制单元对应第k层控制电路中的若干个第k控制单元，k为参数且2≤k≤k，第k层控制电路中的每个第k控制单元对应所述译码电路中的一个译码单元；每个译码单元引出字线控制信号并连接fpga中的一个字线；每个译码单元受控于读写信号、擦除信号以及所述字线选通信号包括所述译码单元对应的k个不同层级的控制单元分别输出的k路选择信号形成的字线选通信号，译码单元用于根据获取到的信号将字线控制信号上拉至可变正电压、为所连接的字线控制的存储单元提供执行读写操作所需的栅极电压，以及，用于根据获取到的信号将字线控制信号下拉至负电压、为所连接的字线控制的存储单元提供执行擦除操作所需的栅极电压。2.根据权利要求1所述的层次化字线预处理电路，其特征在于，所有译码单元获取到有效电平的读写信号和无效电平的擦除信号，各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号上拉至可变正电压，以依次对各个字线控制的存储单元提供执行读写操作所需的栅极电压；或者，所有译码单元获取到无效电平的读写信号和有效电平的擦除信号，所有译码单元均获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号下拉至负电压，以同时对各个字线控制的存储单元提供执行擦除操作所需的栅极电压。3.根据权利要求1或2所述的层次化字线预处理电路，其特征在于，对字线控制的存储单元执行的读写操作包括编程操作和读取操作，则：译码单元将引出的字线控制信号上拉至电压值为编程电压值的可变正电压，以为所连接的字线控制的存储单元提供执行编程操作所需的栅极电压；或者，译码单元将引出的字线控制信号上拉至电压值为读电压值的可变正电压，以为所连接的字线控制的存储单元提供执行读操作所需的栅极电压；所述编程电压值大于所述读电压值。4.根据权利要求2所述的层次化字线预处理电路，其特征在于，k＝3，则所述层次化字线预处理电路包括三层控制电路，第一层控制电路包括若干个作为第一控制单元的块控制单元，第二层控制电路包括若干个作为第二控制单元的组控制单元，第三层控制电路包括若干个作为第三控制单元的地址锁存单元；则每个译码单元获取到的用于指示选通所连接的字线的字线选通信号包括其对应的地址锁存单元、组控制单元、块控制单元分别输出的三路有效的选择信号；且所述层次化字线预处理电路中的各个块控制单元依次输出有效的选择信号；并在一个块控制单元输出有效的选择信号时，控制其对应的各个组控制单元依次输出有效的选择信号；并在一个组控制单元输出有效的选择信号时，控制其对应的各个地址锁存单元依次输出有效的选择信号，使得各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号。5.根据权利要求4所述的层次化字线预处理电路，其特征在于，每个组控制单元基于d触发器实现，且对应于同一个块控制单元的各个组控制单元中的每个d触发器的q端连接下一级d触发器的d端形成级联结构，第一级的d触发器的d端连接移位使能信号，每一级d触发
器的q端还分别输出所属的组控制单元的选择信号。6.根据权利要求5所述的层次化字线预处理电路，其特征在于，每个组控制单元还包括下拉nmos管，所述下拉nmos管的源极接地、栅极连接所述组控制单元中的d触发器的q端；对应于同一个块控制单元的各个组控制单元中的下拉nmos管的漏极相连并连接至所述块控制单元的反馈端，当任意一个组控制单元输出有效的选择信号时，所述块控制单元通过反馈端接收到有效电平的反馈信号；当所述块选择信号接收到有效的块选择信号且通过反馈端接收到有效电平的反馈信号时，所述块控制单元输出有效的选择信号。7.根据权利要求6所述的层次化字线预处理电路，其特征在于，每个块控制单元包括pmos倒比管p0以及nmos管n0、n1和n2，p0的源极连接内核电压、漏极连接n0的漏极，n0的源极接地，p0的栅极和n0的栅极相连并连接配置使能信号，p0和n0的公共端依次通过反相器和缓冲器接输出选择信号；p0和n0的公共端还连接n2的漏极，n2的源极连接n1的漏极，n1的源极接地，块选择信号连接n2的栅极，所述块选择信号通过反相器连接n1的栅极，n1和n2的公共端作为所述块控制单元的反馈端。8.根据权利要求4所述的层次化字线预处理电路，其特征在于，每一层控制电路的每一个控制单元输出的一路选择信号包括相位相反的第一信号和第二信号，每个译码单元包括串联的上拉组件和下拉组件，所述译码单元通过上拉组件连接所述可变正电压、通过下拉组件连接所述负电压，所述上拉组件和下拉组件的公共端引出字线控制信号；译码单元的上拉组件受控于读写信号以及所述译码单元对应的k个不同层级的控制单元分别输出的k路第二信号，下拉组件受控于擦除信号以及所述译码单元对应的k个不同层级的控制单元分别输出的k路第一信号；当译码单元接收到k路有效电平的第一信号和k路有效电平的第二信号时，确定接收到用于指示选通所连接的字线的字线选通信号。9.根据权利要求8所述的层次化字线预处理电路，其特征在于，对于每个译码单元：上拉组件包括四个pmos管分别为w_p0、w_p1、w_p2和w_p3，w_p3的源极连接所述可变正电压、漏极连接w_p2的源极，w_p2的漏极连接w_p1的源极，w_p1的漏极连接w_p0的源极，w_p0的漏极用于连接下拉组件并引出字线控制信号，w_p3的栅极受控于低电平有效的读写信号，w_p0的栅极受控于所述译码单元对应的块控制单元输出的第二信号，w_p1的栅极受控于所述译码单元对应的组控制单元输出的第二信号，w_p2的栅极受控于所述译码单元对应的地址锁存单元输出的第二信号，三路第二信号均为低电平有效；下拉组件包括四个nmos管分别为w_n0、w_n1、w_n2和w_n3，w_n0的源极连接所述负电压、漏极连接w_n1的源极，w_n1的漏极连接w_n2的源极，w_n2的漏极连接w_n3的源极，w_n3的漏极用于连接上拉组件并引出字线控制信号，w_n0的栅极受控于高电平有效的擦除信号，w_n3的栅极受控于所述译码单元对应的块控制单元输出的第一信号，w_n2的栅极受控于所述译码单元对应的组控制单元输出的第一信号，w_n1的栅极受控于所述译码单元对应的地址锁存单元输出的第一信号，三路第一信号均为高电平有效；则当译码单元接收到三路高电平的第一信号和三路低电平的第二信号时，确定接收到用于指示选通所连接的字线的字线选通信号。10.根据权利要求1所述的层次化字线预处理电路，其特征在于，位于同一层级的任意两个控制单元所对应的下一层级的控制单元的数量相同或不同。

技术总结

本发明公开了一种flash型FPGA的层次化字线预处理电路，涉及FPGA领域，该方法中每个连接字线的译码电路由若干个形成层次化对应结构的控制电路控制，每个译码单元受控于读写信号、擦除信号以及对应的各个层级的控制单元分别输出的选择信号，据此将字线控制信号上拉至可变正电压或下拉至负电压，为所连接的字线控制的存储单元提供执行编写擦除、编程和读取操作时所需的栅极电压；层次化管理的方式简化了译码电路、减少了硬件逻辑的资源开销，且可以减少不同块控制单元之间在对存储单元操作时的干扰，对flash型FPGA快速集成起关键作用。对flash型FPGA快速集成起关键作用。对flash型FPGA快速集成起关键作用。