基于存储器阵列的数据配置电路和方法与流程

1.本技术涉及集成电路技术领域，尤其涉及一种基于存储器阵列的数据配置电路和方法。

背景技术：

2.fpga是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得fpga在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。由于fpga具有可重配置性，因此，可以对fpga中的存储器阵列进行重配置使其执行不同的功能。
3.目前，fpga中的数据重配置电路每一次对fpga重配置过程中，通过上层码流中的信号控制fpga中所有的存储器阵列，从而对所有存储器阵列均进行重配置，使fpga执行不同的功能。但是，对所有存储器阵列均进行重配置，会造成fpga中计算资源以及存储资源的浪费，并且降低了数据重配置的效率。

技术实现要素：

4.本技术实施例提供了一种基于存储器阵列的数据配置电路和方法，能够避免fpga中计算资源和存储资源的浪费，提高数据重配置的效率。
5.第一方面，本技术实施例提供了一种基于存储器阵列的数据配置电路，包括：
6.多级存储器阵列，每级存储器阵列用于接收第一控制信号和第一数据信号，并根据所述第一控制信号和所述第一数据信号输出第二数据信号；其中，所述存储器阵列用于在所述第一控制信号控制下根据所述第一数据信号进行数据配置；
7.多级控制电路，每级控制电路用于接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号；根据所述地址选择信号和所述身份标识信号输出第二选通信号，根据所述第一选通信号、所述第二选通信号、所述第三数据信号和所述第四数据信号，输出第五数据信号和第六数据信号；根据所述第二控制信号和所述第二选通信号，输出第三控制信号和第四控制信号；
8.所述多级控制电路之间级联，所述多级控制电路与所述多级存储器阵列一一对应；所述第二数据信号用于传输给下一级控制电路作为所述下一级控制电路的第三数据信号，所述第五数据信号用于传输给所述下一级控制电路作为所述下一级控制电路的第四数据信号，所述第六数据信号用于传输给所述控制电路对应的存储器阵列作为所述存储器阵列的第一数据信号，所述第二选通信号用于传输给所述下一级控制电路作为所述下一级控制电路的第一选通信号，所述第三控制信号用于传输给所述存储器阵列作为所述存储器阵列的第一控制信号，所述第四控制信号用于传输给所述下一级控制电路作为所述下一级控制电路的第二控制信号；
9.其中，在所述多级存储器阵列均进行数据配置的情况下，所述多级存储器阵列各自输出的第二数据信号均有效，所述第二控制信号有效，所述多级控制电路各自输出的第
六数据信号均无效，所述存储器阵列输出的第二数据信号均通过所述控制电路缓冲后传输至下一级存储器阵列；
10.在对某个存储器阵列进行数据配置的情况下，所述第二控制信号有效，所述某个存储器阵列对应的控制电路输出的第六数据信号有效，且所述某个存储器阵列对应的控制电路输出第五数据信号与所述第六数据信号相同。
11.在一种可能的实现方式中，所述控制电路包括选通模块，用于根据所述地址选择信号和所述身份标识信号，生成所述第二选通信号；其中，在所述第二选通信号为高电平的情况下，所述第二选通信号用于表示所述控制电路对应的存储器阵列选通。
12.在一种可能的实现方式中，所述控制电路包括数据选择模块，用于根据所述第一选通信号，所述第二选通信号，所述第三数据信号和所述第四数据信号，生成所述第五数据信号和所述第六数据信号。
13.在一种可能的实现方式中，所述控制电路包括控制模块，用于根据所述第二选通信号、所述第二控制信号，生成所述第三控制信号，以使所述控制电路对应的存储器阵列完成数据配置。
14.在一种可能的实现方式中，所述第三控制信号包括第一写信号和第一字线信号，所述第二控制信号包括第二初始化信号、第二写信号和第二字线信号，所述控制模块包括第一控制模块和第二控制模块；
15.所述第一控制模块用于根据所述第二初始化信号、所述第二字线信号、所述地址选择信号和所述第二选通信号，生成所述第一字线信号；所述第一字线信号用于传输给所述控制电路对应的存储器阵列；
16.所述第二控制模块用于根据所述第二选通信号和所述第二写信号，确定所述第一写信号；
17.在所述第一字线信号有效且所述第一写信号有效的情况下，所述存储器阵列用于在所述第一字线信号的驱动下，根据所述第一数据信号进行数据配置。
18.在一种可能的实现方式中，所述第三控制信号包括第一初始化信号，所述第二控制信号包括第二初始化信号，所述控制模块还包括第三控制模块，用于根据所述第二选通信号和所述第二初始化信号，生成所述第一初始化信号；所述第一初始化信号用于传输给所述控制电路对应的存储器阵列；
19.在所述第一初始化信号有效的情况下，所述存储器阵列用于在进行数据配置之前根据所述第一初始化信号进行初始化，以删除所述存储器阵列中的数据。
20.在一种可能的实现方式中，所述地址选择信号包括k位字符，所述身份标识信号包括k-1位字符；
21.所述选通模块用于将所述地址选择信号中的第1位字符至第k-1位字符与所述身份标识信号中的第1位字符至第k-1位字符进行一一对应比较，得到比较信号；其中，所述比较信号为高电平的情况下，所述地址选择信号和所述身份标识信号匹配；
22.根据所述地址选择信号中的第k位字符和所述比较信号，确定所述第二选通信号；
23.其中，在所述第k位字符为高电平的情况下，所述第二选通信号为高电平；在所述第k位字符为低电平，所述比较信号为高电平的情况下，所述第二选通信号为高电平。
24.在一种可能的实现方式中，所述第三控制信号包括第一读信号，所述第二控制信
号包括第二读信号，所述控制模块还包括第四控制模块，用于根据所述第二选通信号和所述第二读信号，生成所述第一读信号；所述第一读信号用于传输给所述控制电路对应的存储器阵列；
25.在所述第一读信号有效的情况下，所述存储器阵列用于根据所述第一读信号读出所述存储器阵列中的数据。
26.在一种可能的实现方式中，所述第二控制信号和所述第四控制信号包括第二初始化信号、第二写信号和第二读信号，所述控制电路还包括缓冲器；
27.所述缓冲器用于缓存所述第二初始化信号、所述第二写信号和所述第二读信号后，并向所述下一级控制电路输出所述第二初始化信号、所述第二写信号和所述第二读信号。
28.第二方面，本技术实施例提供了一种基于存储器阵列的数据配置方法，其特征在于，应用于第一方面或第一方面中任一种可能的实现方式中所述的基于存储器阵列的数据配置电路，所述数据配置电路包括：多级存储器阵列和多级控制电路，所述多级控制电路之间级联，所述多级控制电路与所述多级存储器阵列一一对应；所述方法包括：
29.所述多级存储器阵列中的每级存储器阵列用于接收第一控制信号和第一数据信号，并根据所述第一控制信号和所述第一数据信号输出第二数据信号；其中，所述存储器阵列在所述第一控制信号控制下根据所述第一数据信号进行数据配置；
30.所述多级控制电路中的每级控制电路用于接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号；根据所述地址选择信号和所述身份标识信号输出第二选通信号，根据所述第一选通信号、所述第二选通信号、所述第二控制信号、所述第三数据信号和所述第四数据信号，输出第五数据信号和第六数据信号；根据所述第二控制信号和所述第二选通信号，输出第三控制信号和第四控制信号；
31.所述第二数据信号用于传输给下一级控制电路作为所述下一级控制电路的第三数据信号，所述第五数据信号用于传输给所述下一级控制电路作为所述下一级控制电路的第四数据信号，所述第六数据信号用于传输给所述控制电路对应的存储器阵列作为所述存储器阵列的第一数据信号，所述第二选通信号用于传输给所述下一级控制电路作为所述下一级控制电路的第一选通信号，所述第三控制信号用于传输给所述存储器阵列作为所述存储器阵列的第一控制信号，所述第四控制信号用于传输给所述下一级控制电路作为所述下一级控制电路的第二控制信号；
32.其中，在所述多级存储器阵列均进行数据配置的情况下，所述多级存储器阵列各自输出的第二数据信号均有效，所述第二控制信号有效，所述多级控制电路各自输出的第六数据信号均无效，所述存储器阵列输出的第二数据信号均通过所述控制电路缓冲后传输至下一级存储器阵列，所述多级存储器阵列在所述第二控制信号控制下，根据所述第一数据信号进行数据配置；
33.在对某个存储器阵列进行数据配置的情况下，所述第二控制信号有效，所述某个存储器阵列对应的控制电路输出的第六数据信号有效，且所述某个存储器阵列对应的控制电路输出第五数据信号与所述第六数据信号相同，所述某个存储器阵列在所述第二控制信号控制下，根据所述第六数据信号进行数据配置。
34.在一种可能的实现方式中，所述控制电路包括选通模块；
35.所述根据所述地址选择信号和所述身份标识信号输出第二选通信号，包括：
36.所述选通模块根据所述地址选择信号和所述身份标识信号，生成所述第二选通信号；其中，在所述第二选通信号为高电平的情况下，所述第二选通信号用于表示所述控制电路对应的存储器阵列选通。
37.在一种可能的实现方式中，所述控制电路包括数据选择模块；
38.所述根据所述第一选通信号、所述第二选通信号、所述第三数据信号和所述第四数据信号，输出第五数据信号和第六数据信号，包括：
39.所述数据选择模块根据所述第一选通信号、所述第二选通信号、所述第三数据信号和所述第四数据信号，生成所述第五数据信号和所述第六数据信号。
40.在一种可能的实现方式中，所述控制电路包括控制模块和缓冲器；
41.所述根据所述第二控制信号和所述第二选通信号，输出第三控制信号和第四控制信号，包括：
42.所述控制模块根据所述第二选通信号、所述第二控制信号，生成所述第三控制信号；
43.所述缓冲器缓存所述第二控制信号后，输出所述第四控制信号。
44.在一种可能的实现方式中，所述第三控制信号包括第一写信号和第一字线信号，所述第二控制信号包括第二初始化信号、第二写信号和第二字线信号，所述控制模块包括第一控制模块和第二控制模块；
45.所述控制模块根据所述第二选通信号、所述第二控制信号，生成所述第三控制信号，包括：
46.所述第一控制模块根据所述第二初始化信号、所述第二字线信号、所述地址选择信号和所述第二选通信号，生成所述第一字线信号；所述第一字线信号用于传输给所述控制电路对应的存储器阵列；
47.所述第二控制模块根据所述第二选通信号和所述第二写信号，生成第一写信号；
48.所述存储器阵列在所述第一控制信号的控制下根据所述第一数据信号进行数据配置，包括：
49.在所述第一字线信号有效且所述第一写信号有效的情况下，所述第一字线信号用于驱动所述存储器阵列在所述第一写信号有效的情况下，根据所述第一数据信号进行数据配置。
50.在一种可能的实现方式中，所述第三控制信号包括第一初始化信号，所述第二控制信号包括第二初始化信号，所述控制模块还包括第三控制模块；
51.所述控制模块根据所述第二选通信号、所述第二控制信号，生成所述第三控制信号，包括：
52.所述第二控制模块根据所述第二选通信号和所述第二初始化信号，生成所述第一初始化信号；
53.在所述存储器阵列根据所述第一数据信号进行数据配置之前，所述方法还包括：
54.在所述第一初始化信号有效的情况下，所述存储器阵列根据所述第一初始化信号进行初始化。
55.在一种可能的实现方式中，所述地址选择信号包括k位字符，所述身份标识信号包
括k-1位字符；所述选通模块根据所述地址选择信号和所述身份标识信号，生成所述第二选通信号，包括：
56.所述选通模块将所述地址选择信号中的第1位字符至第n-1位字符与所述身份标识信号中的第1位字符至第n-1位字符进行一一对应比较，得到比较信号；其中，所述比较信号为高电平的情况下，所述地址选择信号和所述身份标识信号匹配；
57.根据所述地址选择信号中的第k位字符和所述比较信号，确定所述第二选通信号；
58.其中，在所述第k位字符为高电平的情况下，所述第二选通信号为高电平；在所述第k位字符为低电平，所述比较信号为高电平的情况下，所述第二选通信号为高电平。
59.所述第三控制信号包括第一读信号，所述第二控制信号包括第二读信号，所述控制模块还包括第四控制模块，用于根据所述第二选通信号和所述第二读信号，生成所述第一读信号；所述第一读信号用于传输给所述控制电路对应的存储器阵列；
60.在所述第一读信号有效的情况下，所述存储器阵列用于根据所述第一读信号读出所述存储器阵列中的数据。
61.在一种可能的实现方式中，所述第二控制信号和所述第四控制信号包括第二初始化信号和第二写信号，所述控制电路还包括缓冲器；
62.所述缓冲器用于缓存所述第二初始化信号、所述第二写信号和所述第二读信号后，并向所述下一级控制电路输出所述第二初始化信号、所述第二写信号和所述第二读信号。
63.在一种可能的实现方式中，所述第二控制信号和所述第四控制信号包括第二初始化信号和第二写信号，所述缓冲器缓存所述第二控制信号后，输出所述第四控制信号，包括：
64.所述缓冲器缓存所述第二初始化信号和所述第二写信号后，并向所述下一级控制电路输出所述第二初始化信号和所述第二写信号。
65.第三方面，本技术实施例提供了一种芯片，包括如第一方面或第一方面中任一种可能的实现方式所述的基于存储器阵列的数据配置电路。
66.本技术实施例提供的基于存储器阵列的数据配置电路和方法，通过设置多级控制电路与多级存储器阵列一一对应连接，即每级存储器阵列均对应一级控制电路。而且多级控制电路之间级联，从而使得每级存储器阵列对应的控制电路能够控制该存储器阵列进行数据配置，从而避免fpga中计算资源和存储资源的浪费，提高数据重配置的效率。
附图说明
67.图1示出了本技术实施例提供的一种现有技术中存储器阵列进行数据配置的结构示意图；
68.图2示出了本技术实施例提供的一种基于存储器阵列的数据配置电路的结构示意图；
69.图3示出了本技术实施例提供的另一种基于存储器阵列的数据配置电路的结构示意图；
70.图4示出了本技术实施例提供的又一种基于存储器阵列的数据配置电路的结构示意图；
71.图5示出了本技术实施例提供的一种控制电路中选通模块的结构示意图；
72.图6示出了本技术实施例提供的一种选通模块确定选通信号的真值表；
73.图7示出了本技术实施例提供的一种数据选择模块的结构示意图；
74.图8示出了本技术实施例提供的一种多级控制电路中数据选择模块输出的数据信号的流向的示意图；
75.图9示出了本技术实施例提供的数据选择模块选择输出数据的真值表；
76.图10示出了本技术实施例提供的一种示例性的数据信号流向的示意图；
77.图11示出了本技术实施例提供的另一种示例性的数据信号流向的示意图；
78.图12示出了本技术实施例提供的又一种示例性的数据信号流向的示意图；
79.图13示出了本技术实施例提供的一种第一控制模块的结构示意图；
80.图14示出了本技术实施例提供的第一控制模块输出的信号的真值表；
81.图15示出了本技术实施例提供的一种第二控制模块的结构示意图；
82.图16示出了本技术实施例提供的一种第三控制模块的结构示意图；
83.图17示出了本技术实施例提供的一种第四控制模块的结构示意图；
84.图18示出了本技术实施例提供的一种基于存储器阵列的数据配置电路的时序图；
85.图19示出了本技术实施例提供的一种基于存储器阵列的数据配置的流程示意图。
具体实施方式
86.为了使本技术实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本技术实施例中的技术方案进行描述。
87.在本技术实施例的描述中，“示例性的”、“例如”或者“举例来说”等词用于表示作例子、例证或说明。本技术实施例中被描述为“示例性的”、“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”、“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。
88.在本技术实施例的描述中，术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，单独存在b，同时存在a和b这三种情况。另外，除非另有说明，术语“多级”的含义是指两级或两级以上。例如，多级系统是指两级或两级以上的系统，多级屏幕终端是指两级或两级以上的屏幕终端。
89.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一级或者更多级该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
90.目前，在fpga中，如图1所示，通常通过上层码流中的信号控制fpga中所有的存储器阵列10进行数据配置，从而完成存储器阵列的数据配置，使得fpga能够执行不同的功能。但是，在改变fpga所能实现的功能过程中，并不是所有情况都需要对所有的存储器阵列均进行数据重配置。因此，通过上层码流中的信号控制所有存储器阵列进行数据重配置造成了fpga中计算资源和存储资源的浪费，也降低了数据重配置的效率。
91.基于此，本技术实施例提供的一种基于存储器阵列的数据配置电路和方法，通过使得每级存储器阵列都对应连接有控制电路，从而可以仅对被选通的存储器阵列进行数据
配置，避免fpga中计算资源和存储资源的浪费，提高数据重配置的效率。
92.图2是本技术实施例提供的一种基于存储器阵列的数据配置电路的结构示意图。如图2所示，本技术实施例提供的基于存储器阵列的数据配置电路可以包括多级存储器阵列201和多级控制电路202。
93.为了实现对每一级存储器阵列201的独立控制，每一级存储器阵列201均对应一级控制电路202，以使控制电路202对其对应的存储器阵列201进行独立控制，也即控制电路202与存储器阵列201之间为一一对应的连接关系。在多级控制电路中，相邻的两级控制电路202之间连接，即多级控制电路202之间级联。
94.在本技术实施例中，如图3所示，存储器阵列用于接收第一控制信号和第一数据信号，并根据第一控制信号和第一数据信号，输出第二数据信号。其中，存储器阵列能够在第一控制信号的控制下，根据第一数据信号进行数据配置，并在数据配置后，输出第二数据信号。
95.控制电路用于接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号。其中，控制电路可以根据地址选择信号和身份标识信号，输出第二选通信号。控制电路还可以根据第一选通信号、第二选通信号、第三数据信号和第四数据信号，输出第五数据信号和第六数据信号。控制电路还可以根据第二选通信号和第二控制信号，输出第三控制信号和第四控制信号。
96.在这里，第i级存储器阵列输出的第二数据信号用于传输给第i+1级控制电路，并作为第i+1级控制电路接收的第三数据信号。第i级控制电路输出的第二选通信号用于传输给第i+1级控制电路，并作为第i+1级控制电路接收的第一选通信号。第i级控制电路输出的第五数据信号用于传输给第i+1级控制电路，并作为第i+1级控制电路接收的第四数据信号。第i级控制电路输出的第六数据信号用于传输给第i级存储器阵列，并作为第i级存储器阵列接收的第一数据信号。第i级控制电路输出的第三控制信号用于传输给第i级存储器阵列，并作为第i级存储器阵列接收的第一控制信号。第i级控制电路输出的第四控制信号用于传输给第i级存储器阵列，并作为第i+1级存储器阵列接收的第二控制信号。其中，i＝1，2，
……
，n，n为正整数。
97.为了实现控制电路能够对存储器阵列进行控制，控制电路通过地址选择信号(block-dress)、身份标识信号(id-code)以及控制电路中的处理逻辑来控制存储器阵列进行数据配置。其中，第i级控制电路接收的身份标识信号(id-code)为第i级存储器阵列的身份标识信号。第i级控制电路输出的第二选通信号可以用于表示第i级存储器阵列是否被选通。若第i级存储器阵列被选通，则第i级存储器阵列进行数据配置。对存储器阵列进行配置包括对全部的存储器阵列进行数据配置，以及对部分存储器阵列进行数据重配置。数据重配置是指在存储器阵列已经被数据配置的基础上，更新存储器阵列中的数据。
98.为了便于理解，下面结合图3至图10对本技术实施例提供的控制电路中的逻辑电路进行说明。
99.如图4所示，本技术实施例提供控制电路包括选通模块、控制模块、数据选择模块和缓冲器。其中，控制模块包括第一控制模块、第二控制模块和第三控制模块；缓冲器包括第一缓冲器、第二缓冲器和第三缓冲器。
100.在一些实施例中，地址选择信号用于指示存储器阵列是否进行数据配置。身份标
识信号用于指示存储器阵列的身份标识。选通模块可以对比地址选择信号(block-dress)和身份标识信号(id-code)，从而输出第二选通信号。第二选通信号为高电平，则存储器阵列导通，存储器阵列进行数据配置。
101.例如，若地址选择信号中包括第i个存储器阵列的身份标识信号，则该第i个存储器阵列需要进行数据配置，选通模块输出的第二选通信号(block-select)为高电平。
102.地址选择信号包括k位字符，身份标识信号包括k-1位字符，k为正整数；选通模块用于将地址选择信号中的第1位字符至第k-1位字符与身份标识信号中的第1位字符至第k-1位字符进行一一对应比较，得到比较信号；其中，比较信号为高电平的情况下，地址选择信号和身份标识信号匹配；根据地址选择信号中的第k位字符和比较信号，确定第二选通信号；其中，在第k位字符为高电平的情况下，第二选通信号为高电平；在第k位字符为低电平，比较信号为高电平的情况下，第二选通信号为高电平。
103.示例性地，地址选择信号可以包括k位字符，身份标识信号可以包括k-1位字符。其中如图5所示，选通模块可以包括k-1个异或门(xor2)，一个或门(or k-1)，一个或非门(nor2)和一个非门(inv)。其中，异或门用于对地址选择信号中的第j位字符和身份标识信号中的第j位字符进行异或运算，j＝1，2，
……
，k。地址选择信号中的第k位字符用于控制所有的存储器阵列是否进行数据配置。例如，如图5所示，在地址选择信号中的第k位字符为高电平的情况下，选通模块输出的第二选通信号的电平状态与地址选择信号中的前k-1位字符以及身份标识信号无关。
104.例如，地址选择信号由4位字符组成，身份标识信号由3位字符组成。其中，地址选择信号可以表示为block_adress[3:0]，身份标识信号可以表示为id_code[2:0]。选通模块对地址选择信号和身份标识信号进行逻辑运算的真值表如图6所示。在block_adress[3]为高电平“1”的情况下，选通模块输出的第二选通信号为高电平“1”。在block_adress[3]为低电平“0”的情况下，block_address[2:0]通过与id_code[2:0]比较。当id_code[2:0]＝block_address[2:0]时，存储器阵列导通，存储器阵列进行数据配置；当id_code[2:0]≠block_address[2:0]时，存储器阵列不导通，存储器阵列不进行数据配置。例如，当block_address[3:0]为“0001”时，存储器阵列1的身份标识信号id_code1为“001”，第二选通信号(block-select)为高电平，存储器阵列1导通，其余存储器阵列都关闭。
[0105]
选通模块生成的第二选通信号可以传输给数据选择模块和控制模块，从而控制数据选择模块和控制模块输出的信号的电平状态。
[0106]
如图4、图7和图8所示，第i个控制电路中的数据选择模块用于根据第一选通信号(block-select i-1)、第二选通信号(block-select i)、第三数据信号(data-out i-1)和第四数据信号(data-bypass i-1)，输出第五数据信号(data-bypass i)和第六数据信号(data 2)。
[0107]
在这里，数据选择模块可以由选择器、非门和或非门组成。其中，数据选择模块进行逻辑运算的真值表如图9所示，控制电路在第一选通信号(block-select i-1)和第二选通信号(block-select i)的控制下选择输出的数据信号。在第i-1级的存储器阵列导通，即第一选通信号(block-select i-1)为高电平的情况下，第i级的控制电路中的非门(inv1)输出的数据信号(data-bypass i0)为第三数据信号(data-out i-1)；在第i级的存储器阵列关闭的情况下，即第一选通信号(block-select i-1)为低电平的情况下，第i级的控制电
路中的非门(inv1)输出的数据信号(data-bypass i0)为第四数据信号(data-bypass i-1)。在第i-1级的存储器阵列导通且第i级的存储器阵列导通，即第一选通信号(block-select i-1)和第二选通信号(block-select i)均为高电平的情况下，或非门输出的第六数据信号(data i)为第三数据信号(data-out i-1)；在第i-1级的存储器阵列导通且第i级的存储器阵列关闭，即第一选通信号(block-select i-1)为高电平，第二选通信号(block-select i)低电平的情况下，或非门输出的第六数据信号(data i)为空；在第i-1级的存储器阵列关闭且第i级的存储器阵列导通，即第一选通信号(block-select i-1)为低电平，第二选通信号(block-select i)高电平的情况下，或非门输出的第六数据信号(data i)为第四数据信号(data-bypass i-1)；在第i-1级的存储器阵列关闭且第i级的存储器阵列关闭，即第一选通信号(block-select i-1)和第二选通信号(block-select i)均为低电平的情况下，或非门输出的第六数据信号(data i)为空。
[0108]
如图8所示，数据选择模块输出数据信号(data-bypass i0)后，将数据信号(data-bypass i0)传输给第一缓冲器后，第一缓冲器输出数据信号(data-bypass i0)，也即第五数据信号(data-bypass i)。
[0109]
下面结合上述数据选择模块的结构和图10至图12，对数据信号的流向进行示例性说明。如图10所示，基于存储器阵列的数据配合线路中包括五个存储器阵列以及与存储器阵列一一对应的控制电路。
[0110]
在五个存储器阵列全部需要进行数据配置，也即五个存储器阵列全部导通的情况下，如图10所示，虚线部分传输的信号是无效的信号，实线部分传输的信号是有效的信号。控制电路输出的数据信号data-bypassi无效，控制电路输出的数据信号datai有效，并在第i级存储器阵列根据数据信号datai进行数据配置后，输出数据信号data-out1有效。
[0111]
在五个存储器阵列中第3个存储器阵列需要进行数据配置，也即第3个存储器阵列导通的情况下，如图11所示，实线部分传输的信号是存储器阵列进行数据配置的数据信号的传输路径。为了将顶层码流信号中存储器阵列3进行数据配置的数据传输至存储器阵列3，控制电路1输出的数据信号data-bypass1和控制电路2输出的数据信号data-bypass2均为有效信号。并且数据信号data1和数据信号data2均为无效信号。如此，存储器阵列1输出的数据信号data-out1和存储器阵列2输出的数据信号data-out2为无效信号。如此，控制电路3接收到数据信号data-bypass2和数据信号data-out2后，输出有效的数据信号data3，存储器阵列3根据数据信号data3进行数据配置。
[0112]
在五个存储器阵列中第2个存储器阵列和第4个存储器阵列需要进行数据配置，也即第2个存储器阵列和第3个存储器阵列导通的情况下，如图12所示，实线部分传输的信号是存储器阵列进行数据配置的数据信号的传输路径。为了将顶层码流信号中进行数据配置的数据传输至存储器阵列2和存储器阵列4，控制电路1输出的数据信号data-bypass1、控制电路2输出的数据信号data-bypass2和数据信号data-bypass3均为进行数据配置的数据信号。如此，存储器阵列2接收到数据信号data2后，进行数据配置，并输出数据信号data-out2。为了使存储器阵列2输出的数据信号data-out2传输至存储器阵列4，控制电路3可以在第一选通信号的控制下，将数据信号data-out2传输给控制电路4，也即数据信号data-bypass3即为数据信号data-out2。如此，将上层码流中的数据信号贯穿了所有需要进行数据配置的存储器阵列。
[0113]
需要说明的是，在存储器阵列导通的情况下，存储器阵列对应的控制电路接收的控制信号均为有效信号，例如，如图11中存储器阵列3接收的控制信号均为有效信号，如此，才能够在控制信号的控制下进行数据配置。
[0114]
如此，在数据选择模块在第一选通信号和第二选通信号的控制下，确定输出给存储器阵列的数据信号以及数据信号的状态，从而实现控制电路独立控制存储器阵列进行数据配置，避免fpga中计算资源和存储资源的浪费，提高数据重配置的效率。
[0115]
在本技术实施例中，控制电路还包括控制模块。其中，控制模块可以根据第二选通信号、第二控制信号，生成第三控制信号，以使控制电路对应的存储器阵列完成数据配置。
[0116]
在一些实施例中，如图4所示，控制模块包括第一控制模块、第二控制模块和第三控制模块。控制信号包括两路，一路控制信号为控制电路传输给该控制电路对应的存储器阵列的第三控制信号，另一路信号为第i级控制电路传输给第i+1级控制电路的第二控制信号(第四控制信号)。在这里，在第三控制信号(第一控制信号)有效，且第一数据信号有效的情况下，存储器阵列根据第一数据信号进行数据配置。其中，第三控制信号包括第一初始化信号(initial-bypassi)第一写信号(write-outi)、第一字线信号(wl-outi)和第一读信号(read-outi)，第二控制信号包括第二初始化信号(initial-bypassi-1)、第二写信号(write-bypassi-1)、第二字线信号(wl)和第二写信号(read-bypassi-1)。
[0117]
如图13所示，第一控制模块可以由非门(inv)、与非门(nand1，nand2，nand3和nand4)、与门(and)构成。其中，非门用于接收地址选择信号(block_addressi)中的第k位信号block_address《k》。第一控制模块进行逻辑运算的真值表如图14所示，在地址选择信号(block_address[k])为高电平的情况下，n个存储器阵列全部导通，第二字线信号贯穿所有控制电路和存储器阵列。在地址选择信号(block_address[k])为低电平的情况下，在地址选择信号(block_address[k])为低电平，第二选通信号(block_selecti)为高电平的情况下，当前存储器阵列导通，第二初始化信号(initial-bypass i-1)为高电平时，当前存储器阵列进行初始化；第二初始化信号(initial-bypass i-1)为低电平时，第二字线信号等于第一字线信号，进行读写操作。第二选通信号(block_selecti)为低电平的情况下，当前存储器阵列不导通，第二初始化信号(initial-bypass i-1)为高电平时，当前存储器阵列也不进行初始化；第二初始化信号(initial-bypass i-1)为低电平时，第二字线信号等于第一字线信号，但不进行读写操作。
[0118]
如图15所示，第二控制模块可以有与门(and)构成。其中，第二控制模块可以根据第二选通信号(block_selecti)和上一级控制电路输出的第二写信号(write-bypass i-1)输出第一写信号(write-out)。从而将第一写信号(write-out)传输给存储器阵列。如此，在第一字线信号(wl-outi)有效且第一写信号(write-out)有效的情况下，存储器阵列用于在第一字线信号(wl-outi)的驱动下，根据第一数据信号进行数据配置。此外，写信号是贯穿所有控制电路的信号，因此，第二控制模块还可以输出第二写信号(write-bypass i)，如此可以将写信号贯穿所有控制电路。
[0119]
在一些实施例中，第三控制信号还包括第一初始化信号，第二控制信号包括第二初始化信号。如图16所示，第三控制模块可以由与门组成，第三控制模块能够根据第二选通信号(block_selecti)和上一级控制电路输出的第二初始化信号(initial-bypass i-1)，生成第一初始化信号(initial-bypass i)。在第一初始化信号(initial-bypass i)有效的
情况下，存储器阵列用于在进行数据配置之前根据第一初始化信号(initial-bypass i)进行初始化，以删除存储器阵列中的数据。如此，在对存储器阵列进行初始化后，存储器阵列进行数据配置。
[0120]
在一些实施例中，第三控制信号还包括第一读信号(read-outi)，第二控制信号还包括第二读信号。如图17所示，第四控制模块可以由与门组成。第四控制模块可以根据第二选通信号(block_selecti)和上一级控制电路输出的第二读信号(read-bypass i-1)输出第一读信号(read-out)，而将第一读信号(read-out)传输给存储器阵列。如此，在第一字信号(wl-oui)有数且第一读信号(read-out)有效的情况下，存储器阵列用于在第一字线信号(wl-oui)的动下，读出数据，以对存储器阵列中的数据的验证。此外，读信号是贯穿所有控制电路的信号，因此，第二控制模块还可以输出第二读信号(read-bypass i)，如此可以将读信号贯穿所有控制电路。
[0121]
在一些实施例中，第二控制信号和第四控制信号包括第二初始化信号、第二写信号和第二读信号；如图4所示，缓冲器还包括第二缓冲器、第三缓冲器和第四缓冲器。其中，第二缓冲器用于缓存第二初始化信号后，并向下一级控制电路输出第二初始化信号。第三缓冲器输出第二写信号后，并向下一级控制电路输出第二写信号。第四缓冲器用于缓存第二读信号后，
[0122]
示例性地，如图18所示，地址选择信号由4位字符组成，其中，存储器阵列有8个，分别为block0～block7。上层码流中的信号包括时钟信号(clk)、重配置信号(re_init)、初始化信号(initial)、数据信号(data)、写信号(write)、地址选择信号(block_address[3:0])、身份标识信号(id_code1[2:0]～id_code7[2:0])、字线信号(wl0～wl7)。对存储器阵列第一次进行数据配置的阶段包括第一次初始化阶段和第一次配置阶段。对存储器阵列再次进行数据配置的阶段包括重新初始化阶段和重配置阶段。
[0123]
如图18所示，在第一次初始化阶段，存储器阵列0(block0)～存储器阵列7(block7)均需要初始化，因此，上层码流中的初始化信号(initial)为高电平，存储器阵列0(block0)～存储器阵列7(block7)接收到的字线信号均为高电平，如此，在字线信号的驱动下，存储器阵列0(block0)～存储器阵列7(block7)均可以根据初始化信号进行初始化，以清除存储器阵列中的数据。在第一数据配置阶段，上层码流中的写信号为高电平，如此，存储器阵列0(block0)～存储器阵列7(block7)接收到的写信号均为高电平。存储器阵列0(block0)～存储器阵列7(block7)接收到的字线信号均为高电平。如此，在字线信号的驱动下，存储器阵列0(block0)～存储器阵列7(block7)均可以将上层码流中数据信号携带的数据写入至存储器阵列中。在重新初始化阶段，上层码流中的初始化信号(initial)为高电平，存储器阵列0(block0)～存储器阵列6(block6)接收到的字线信号均为低电平，存储器阵列7(block7)接收到字线信号为高电平。如此，在字线信号的驱动下，存储器阵列7(block7)可以根据初始化信号进行初始化，以清除存储器阵列7(block7)中的数据。在第一数据配置阶段，上层码流中的写信号为高电平。存储器阵列0(block0)～存储器阵列6(block6)接收到的写信号均为低电平。存储器阵列7(block7)接收到写信号为高电平。存储器阵列0(block0)～存储器阵列6(block6)接收到的字线信号均为低电平，存储器阵列7(block7)接收到字线信号为高电平。如此，在字线信号的驱动下，存储器阵列7(block7)可以将上层码流中数据信号携带的数据写入至存储器阵列中。
[0124]
以上是对本技术实施例提供的基于存储器阵列的数据配置电路的详细说明，接下来对本技术实施例提供的基于存储器阵列的数据配置方法进行说明。
[0125]
本技术实施例提供了一种基于存储器阵列的数据配置方法。本技术是合理提供的基于存储器阵列的数据配置方法应用于如图2至图10对应的实施例中的基于存储器阵列的数据配置电路。其中，如图19所示，该方法包括：
[0126]
s1901：多级存储器阵列中的每级存储器阵列接收第一控制信号和第一数据信号，并根据第一控制信号和第一数据信号输出第二数据信号；其中，在第一控制信号控制下存储器阵列根据第一数据信号进行数据配置；
[0127]
s1902：多级控制电路中的每级控制电路接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号；根据地址选择信号和身份标识信号输出第二选通信号，根据第一选通信号、第二选通信号、第二控制信号、第三数据信号和第四数据信号，输出第五数据信号和第六数据信号；根据第二控制信号和第二选通信号，输出第三控制信号和第四控制信号；
[0128]
第二数据信号用于传输给下一级控制电路作为下一级控制电路的第三数据信号，第五数据信号用于传输给下一级控制电路作为下一级控制电路的第四数据信号，第六数据信号用于传输给控制电路对应的存储器阵列作为存储器阵列的第一数据信号，第二选通信号用于传输给下一级控制电路作为下一级控制电路的第一选通信号，第三控制信号用于传输给存储器阵列作为存储器阵列的第一控制信号，第四控制信号用于传输给下一级控制电路作为下一级控制电路的第二控制信号；
[0129]
s1903：在多级存储器阵列均进行数据配置的情况下，多级存储器阵列各自输出的第二数据信号均有效，第二控制信号有效，多级控制电路各自输出的第六数据信号均无效，存储器阵列输出的第二数据信号均通过控制电路缓冲后传输至下一级存储器阵列，多级存储器阵列在第二控制信号控制下，根据第一数据信号进行数据配置；
[0130]
s1904：在对某个存储器阵列进行数据配置的情况下，第二控制信号有效，某个存储器阵列对应的控制电路输出的第六数据信号有效，且某个存储器阵列对应的控制电路输出第五数据信号与第六数据信号相同，某个存储器阵列在第二控制信号控制下，根据第六数据信号进行数据配置。
[0131]
在一种可能的实现方式中，控制电路包括选通模块；
[0132]
根据地址选择信号和身份标识信号输出第二选通信号，包括：
[0133]
选通模块根据地址选择信号和身份标识信号，生成第二选通信号；其中，在第二选通信号为高电平的情况下，第二选通信号用于表示控制电路对应的存储器阵列选通。
[0134]
在一种可能的实现方式中，控制电路包括数据选择模块；
[0135]
根据第一选通信号、第二选通信号、第三数据信号和第四数据信号，输出第五数据信号和第六数据信号，包括：
[0136]
数据选择模块根据第一选通信号、第二选通信号、第三数据信号和第四数据信号，生成第五数据信号和第六数据信号。
[0137]
在一种可能的实现方式中，控制电路包括控制模块和缓冲器；
[0138]
根据第二控制信号和第二选通信号，输出第三控制信号和第四控制信号，包括：
[0139]
控制模块根据第二选通信号、第二控制信号，生成第三控制信号；
[0140]
缓冲器缓存第二控制信号后，输出第四控制信号。
[0141]
在一种可能的实现方式中，第三控制信号包括第一初始化信号、第一写信号和第一字线信号，第二控制信号包括第二初始化信号和第二字线信号，控制模块包括第一控制模块；
[0142]
控制模块根据第二选通信号、第二控制信号，生成第三控制信号，包括：
[0143]
第一控制模块根据第二初始化信号、第二字线信号、地址选择信号和第二选通信号，生成第一字线信号；第一字线信号用于传输给控制电路对应的存储器阵列；
[0144]
存储器阵列根据第一数据信号进行数据配置，包括：
[0145]
在第一字线信号有效的情况下，第一字线信号用于驱动存储器阵列在第一写信号有效的情况下，根据第一数据信号进行数据配置。
[0146]
在一种可能的实现方式中，第三控制信号包括第一初始化信号，第二控制信号包括第二初始化信号，控制模块还包括第二控制模块；
[0147]
控制模块根据第二选通信号、第二控制信号，生成第三控制信号，包括：
[0148]
第二控制模块根据第二选通信号和第二初始化信号，生成第一初始化信号；
[0149]
在存储器阵列根据第一数据信号进行数据配置之前，方法还包括：
[0150]
在第一初始化信号有效的情况下，存储器阵列根据第一初始化信号进行初始化。
[0151]
在一种可能的实现方式中，地址选择信号包括k位字符，身份标识信号包括k-1位字符；选通模块根据地址选择信号和身份标识信号，生成第二选通信号，包括：
[0152]
选通模块将地址选择信号中的第1位字符至第n-1位字符与身份标识信号中的第1位字符至第n-1位字符进行一一对应比较，得到比较信号；其中，比较信号为高电平的情况下，地址选择信号和身份标识信号匹配；
[0153]
根据地址选择信号中的第k位字符和比较信号，确定第二选通信号；
[0154]
其中，在第k位字符为高电平的情况下，第二选通信号为高电平；在第k位字符为低电平，比较信号为高电平的情况下，第二选通信号为高电平。
[0155]
在一种可能的实现方式中，所述第三控制信号包括第一读信号，所述第二控制信号包括第二读信号，所述控制模块还包括第四控制模块，用于根据所述第二选通信号和所述第二读信号，生成所述第一读信号；所述第一读信号用于传输给所述控制电路对应的存储器阵列；
[0156]
在所述第一读信号有效的情况下，所述存储器阵列用于根据所述第一读信号读出所述存储器阵列中的数据。
[0157]
在一种可能的实现方式中，所述第二控制信号和所述第四控制信号包括第二初始化信号、第二写信号和第二读信号，所述控制电路还包括缓冲器；
[0158]
所述缓冲器用于缓存所述第二初始化信号、所述第二写信号和所述第二读信号后，并向所述下一级控制电路输出所述第二初始化信号、所述第二写信号和所述第二读信号。
[0159]
以上所述的结构框图中所示的功能块可以实现为硬件、软件、固件或者它们的组合。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(asic)、适当的固件、插件、功能卡等等。当以软件方式实现时，本技术的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传
输介质或者通信链路上传送。“机器可读介质”可以包括能够存储或传输信息的任何介质。机器可读介质的例子包括电子电路、半导体存储器设备、rom、闪存、可擦除rom(erom)、软盘、cd-rom、光盘、硬盘、光纤介质、射频(rf)链路，等等。代码段可以经由诸如因特网、内联网等的计算机网络被下载。
[0160]
还需要说明的是，本技术中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本技术不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。
[0161]
上面参考根据本技术的实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本技术的各方面。应当理解，流程图和/或框图中的每级方框以及流程图和/或框图中各方框的组合可以由计算机程序指令实现。这些计算机程序指令可被提供给通用计算机、专用计算机、或其它可编程数据处理装置的处理器，以产生一种机器，使得经由计算机或其它可编程数据处理装置的处理器执行的这些指令使能对流程图和/或框图的一级或多级方框中指定的功能/动作的实现。这种处理器可以是但不限于是通用处理器、专用处理器、特殊应用处理器或者现场可编程逻辑电路。还可理解，框图和/或流程图中的每级方框以及框图和/或流程图中的方框的组合，也可以由执行指定的功能或动作的专用硬件来实现，或可由专用硬件和计算机指令的组合来实现。
[0162]
以上所述，仅为本技术的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本技术的保护范围之内。

技术特征：

1.一种基于存储器阵列的数据配置电路，其特征在于，包括：多级存储器阵列，每级存储器阵列用于接收第一控制信号和第一数据信号，并根据所述第一控制信号和所述第一数据信号输出第二数据信号；其中，所述存储器阵列用于在所述第一控制信号控制下根据所述第一数据信号进行数据配置；多级控制电路，每级控制电路用于接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号；根据所述地址选择信号和所述身份标识信号输出第二选通信号，根据所述第一选通信号、所述第二选通信号、所述第三数据信号和所述第四数据信号，输出第五数据信号和第六数据信号；根据所述第二控制信号和所述第二选通信号，输出第三控制信号和第四控制信号；所述多级控制电路之间级联，所述多级控制电路与所述多级存储器阵列一一对应；所述第二数据信号用于传输给下一级控制电路作为所述下一级控制电路的第三数据信号，所述第五数据信号用于传输给所述下一级控制电路作为所述下一级控制电路的第四数据信号，所述第六数据信号用于传输给所述控制电路对应的存储器阵列作为所述存储器阵列的第一数据信号，所述第二选通信号用于传输给所述下一级控制电路作为所述下一级控制电路的第一选通信号，所述第三控制信号用于传输给所述存储器阵列作为所述存储器阵列的第一控制信号，所述第四控制信号用于传输给所述下一级控制电路作为所述下一级控制电路的第二控制信号；其中，在所述多级存储器阵列均进行数据配置的情况下，所述多级存储器阵列各自输出的第二数据信号均有效，所述第二控制信号有效，所述多级控制电路各自输出的第六数据信号均无效，所述存储器阵列输出的第二数据信号均通过所述控制电路缓冲后传输至下一级存储器阵列；在对某个存储器阵列进行数据配置的情况下，所述第二控制信号有效，所述某个存储器阵列对应的控制电路输出的第六数据信号有效，且所述某个存储器阵列对应的控制电路输出第五数据信号与所述第六数据信号相同。2.根据权利要求1所述的电路，其特征在于，所述控制电路包括选通模块，用于根据所述地址选择信号和所述身份标识信号，生成所述第二选通信号；其中，在所述第二选通信号为高电平的情况下，所述第二选通信号用于表示所述控制电路对应的存储器阵列选通。3.根据权利要求1所述的电路，其特征在于，所述控制电路包括数据选择模块，用于根据所述第一选通信号，所述第二选通信号，所述第三数据信号和所述第四数据信号，生成所述第五数据信号和所述第六数据信号。4.根据权利要求1所述的电路，其特征在于，所述控制电路包括控制模块，用于根据所述第二选通信号、所述第二控制信号，生成所述第三控制信号，以使所述控制电路对应的存储器阵列完成数据配置。5.根据权利要求4所述的电路，其特征在于，所述第三控制信号包括第一写信号和第一字线信号，所述第二控制信号包括第二初始化信号、第二写信号和第二字线信号，所述控制模块包括第一控制模块和第二控制模块；所述第一控制模块用于根据所述第二初始化信号、所述第二字线信号、所述地址选择信号和所述第二选通信号，生成所述第一字线信号；所述第一字线信号用于传输给所述控制电路对应的存储器阵列；
所述第二控制模块用于根据所述第二选通信号和所述第二写信号，生成所述第一写信号；在所述第一字线信号有效且所述第一写信号有效的情况下，所述存储器阵列用于在所述第一字线信号的驱动下，根据所述第一数据信号进行数据配置。6.根据权利要求4所述的电路，其特征在于，所述第三控制信号包括第一初始化信号，所述第二控制信号包括第二初始化信号，所述控制模块还包括第三控制模块，用于根据所述第二选通信号和所述第二初始化信号，生成所述第一初始化信号；所述第一初始化信号用于传输给所述控制电路对应的存储器阵列；在所述第一初始化信号有效的情况下，所述存储器阵列用于在进行数据配置之前根据所述第一初始化信号进行初始化，以删除所述存储器阵列中的数据。7.根据权利要求2所述的电路，其特征在于，所述地址选择信号包括k位字符，所述身份标识信号包括k-1位字符；所述选通模块用于将所述地址选择信号中的第1位字符至第k-1位字符与所述身份标识信号中的第1位字符至第k-1位字符进行一一对应比较，得到比较信号；其中，所述比较信号为高电平的情况下，所述地址选择信号和所述身份标识信号匹配；根据所述地址选择信号中的第k位字符和所述比较信号，确定所述第二选通信号；其中，在所述第k位字符为高电平的情况下，所述第二选通信号为高电平；在所述第k位字符为低电平，所述比较信号为高电平的情况下，所述第二选通信号为高电平，k为正整数。8.根据权利要求4所述的电路，其特征在于，所述第三控制信号包括第一读信号，所述第二控制信号包括第二读信号，所述控制模块还包括第四控制模块，用于根据所述第二选通信号和所述第二读信号，生成所述第一读信号；所述第一读信号用于传输给所述控制电路对应的存储器阵列；在所述第一读信号有效的情况下，所述存储器阵列用于根据所述第一读信号读出所述存储器阵列中的数据。9.根据权利要求1所述的电路，其特征在于，所述第二控制信号和所述第四控制信号包括第二初始化信号、第二写信号第二读信号，所述控制电路还包括缓冲器；所述缓冲器用于缓存所述第二初始化信号、所述第二写信号和所述第二读信号后，并向所述下一级控制电路输出所述第二初始化信号、所述第二写信号和所述第二读信号。10.一种基于存储器阵列的数据配置方法，其特征在于，应用于如权利要求1-9任一项所述的基于存储器阵列的数据配置电路，所述数据配置电路包括：多级存储器阵列和多级控制电路，所述多级控制电路之间级联，所述多级控制电路与所述多级存储器阵列一一对应；所述方法包括：所述多级存储器阵列中的每级存储器阵列用于接收第一控制信号和第一数据信号，并根据所述第一控制信号和所述第一数据信号输出第二数据信号；其中，在所述第一控制信号控制下所述存储器阵列根据所述第一数据信号进行数据配置；所述多级控制电路中的每级控制电路用于接收第一选通信号、第三数据信号、第二控制信号、地址选择信号、身份标识信号和第四数据信号；根据所述地址选择信号和所述身份标识信号输出第二选通信号，根据所述第一选通信号、所述第二选通信号、所述第二控制信号、所述第三数据信号和所述第四数据信号，输出第五数据信号和第六数据信号；根据所述
第二控制信号和所述第二选通信号，输出第三控制信号和第四控制信号；所述第二数据信号用于传输给下一级控制电路作为所述下一级控制电路的第三数据信号，所述第五数据信号用于传输给所述下一级控制电路作为所述下一级控制电路的第四数据信号，所述第六数据信号用于传输给所述控制电路对应的存储器阵列作为所述存储器阵列的第一数据信号，所述第二选通信号用于传输给所述下一级控制电路作为所述下一级控制电路的第一选通信号，所述第三控制信号用于传输给所述存储器阵列作为所述存储器阵列的第一控制信号，所述第四控制信号用于传输给所述下一级控制电路作为所述下一级控制电路的第二控制信号；其中，在所述多级存储器阵列均进行数据配置的情况下，所述多级存储器阵列各自输出的第二数据信号均有效，所述第二控制信号有效，所述多级控制电路各自输出的第六数据信号均无效，所述存储器阵列输出的第二数据信号均通过所述控制电路缓冲后传输至下一级存储器阵列，所述多级存储器阵列在所述第二控制信号控制下，根据所述第一数据信号进行数据配置；在对某个存储器阵列进行数据配置的情况下，所述第二控制信号有效，所述某个存储器阵列对应的控制电路输出的第六数据信号有效，且所述某个存储器阵列对应的控制电路输出第五数据信号与所述第六数据信号相同，所述某个存储器阵列在所述第二控制信号控制下，根据所述第六数据信号进行数据配置。

技术总结

本申请提供了一种基于存储器阵列的数据配置电路和方法，涉及集成电路技术领域。该方法包括：通过设置多级控制电路与多级存储器阵列一一对应连接，即每级存储器阵列均对应一级控制电路。而且多级控制电路之间级联，从而使得每级存储器阵列对应的控制电路能够控制该存储器阵列进行数据配置，从而避免FPGA中计算资源和存储资源的浪费，提高数据重配置的效率。率。率。