具有维持存储架构和清除电路的动态随机存取存储器

本发明涉及一种动态随机存取存储器，尤其涉及一种具有维持存储架构和清除电路的动态随机存取存储器。

现有技术中，最广泛使用的动态随机存取存储器(Dynamic Random AccessMemory,DRAM)单元包含一存取晶体管和一储存电容，其中所述存取晶体管的源极连接所述储存电容以及所述存取晶体管的漏极连接一位线。所述位线连接一第一级传感放大器，且所述第一级传感放大器是用以传送通过行开关(column switches)从所述动态随机存取存储器单元所读出(READ out)的信号至一第二级传感放大器，其中所述第二级传感放大器连接输入/输出线(也就是数据线)。在写入操作(WRITE operation)期间，由输入/输出缓冲器所驱动的信号会被稳定在所述数据线，以及所述数据线会进一步通过所述第一级传感放大器稳定所述输入/输出缓冲器所驱动的信号以使正确的信号通过所述存取晶体管写入至所述储存电容。在所述存取晶体管的启动模式(active mode,也就是所述存取晶体管的开启期间)期间，所述存取晶体管负责所述储存电容的读出操作(READ operation)或所述储存电容的写入操作(WRITE operation)，以及在所述存取晶体管的非启动模式(inactivemode,也就是所述存取晶体管关闭期间)，所述存取晶体管可避免所述储存电容所储存的数据遗失。

在现有技术中，所述存取晶体管被设计具有一高的阈值电压以最小化通过所述存取晶体管的漏电流，但随之而来的缺点是当所述存取晶体管开启时，所述存取晶体管的性能降低。因此，连接所述存取晶体管的栅极的字线必须被升压或连接至一高的电压VPP(通常来自一字线驱动器)以允许所述存取晶体管具有高驱动能力而将信号写入至所述储存电容，其中电压VPP是通过所述字线驱动器载入至所述字线或所述存取晶体管的栅极。因为电压VPP是施加在所述存取晶体管的一高压应力，所以所述存取晶体管的栅极的电介质材料(例如，氧化层或高介电常数材料)必须比应用至所述动态随机存取存储器单元的其他支援电路或周边电路(例如命令解码器，位址解码器和其他输入/输出电路等)的栅极的电介质材料还要厚。因此，所述存取晶体管的设计面临不是只能维持高性能就是只能维持高可靠性的挑战，且须在所述存取晶体管的可靠性和性能之间进行了艰难的权衡取舍。然而在现有技术中，所述存取晶体管的设计更专注于达成所述存取晶体管的高可靠性，却同时必须牺牲所述存取晶体管的性能。

总结而言，关于所述存取晶体管的设计，所述存取晶体管必须具有所述高的阈值电压以降低所述存取晶体管的漏电流(其中降低所述存取晶体管的漏电流有助于延长所述储存电容中所储存的电荷的保留时间)，具有厚的栅极电介质材料以承受高的字线电压(例如电压VPP)，以及牺牲所述存取晶体管的性能。因此，通过所述存取晶体管对所述储存电容写入一高电平信号(也就是一信号“ONE”，其中信号“ONE”通常对应如图1A所示的电压VCCSA)将会花较长的时间达到或无法完全达到信号“ONE”所对应的电压VCCSA。也就是说将信号“ONE”所对应的电压VCCSA完全写入至所述储存电容所耗费的写入时间(WRITE time)将较长。

另外，请再参照图1A，其中图1A是说明所述动态随机存取存储器单元最常用的设计的示意图，以及所述动态随机存取存储器单元包含一存取晶体管11和一储存电容12。存取晶体管11的栅极耦接于一字线WL以及一传感放大器20(具有4个交叉连接晶体管)通过一位线BL耦接于存取晶体管11，其中传感放大器20是由P型金属氧化物半导体晶体管P1、P2和N型金属氧化物半导体晶体管N1、N2所组成，且P型金属氧化物半导体晶体管P1、P2和N型金属氧化物半导体晶体管N1、N2的耦接关系可参照图1A，在此不再赘述。另外，如图1A所示，节点SAP(靠近传感放大器20的P型金属氧化物半导体晶体管P1、P2的一侧)连接传感放大器20内的两个P型金属氧化物半导体晶体管P1、P2，以及节点SAN(靠近传感放大器20的N型金属氧化物半导体晶体管N1、N2的一侧)连接传感放大器20内的两个N型金属氧化物半导体晶体管N1、N2。当介于电压VCCSA和节点SAP之间的开关晶体管开启时，节点SAP的电压值几乎等于电压VCCSA(或是供电电压VCC)，其中供电电压VCC通常也是对应储存在所述动态随机存取存储器单元内的信号“ONE”。同理，当介于电压VSS和节点SAN之间的开关晶体管开启时，节点SAN的电压值几乎等于电压VSS或地端GND的电平，其中地端GND的电平通常对应储存在所述动态随机存取存储器单元内的信号“ZERO”。

所述动态随机存取存储器单元在所述写入操作(WRITE operation)期间利用存取晶体管11做为一开关以控制电荷通过位元元线BL储存至储存电容12，或是在所述读出操作(READ operation)期间传送储存电容12所储存的电荷至位线BL，其中多个动态随机存取存储器单元分别连接位线BL。例如，传感放大器20在所述读出操作期间通过放大所述动态随机存取存储器单元传送至位线BL的信号以闩锁信号“ONE”(其中信号“ONE”可例如为1.2V，以及信号“ONE”通常为电压VCCSA或传感放大器20所提供的供电电压VCC)或信号“ZERO”(其中信号“ZERO”可例如为0V，以及信号“ZERO”通常为传感放大器20所提供的地端GND的电平或电压VSS)，或者在所述写入操作期间，外界写入信号“ONE”或信号“ZERO”至传感放大器20以储存正确的信号至所述动态随机存取存储器单元的储存电容12。

请参照图1B，图1B是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。例如，所述动态随机存取存储器单元(25奈米(nm)制程)的设计通常具有下列与动态随机存取存储器单元阵列的设计相关的参数∶位线BL上的信号“ONE”的电压为1.2V，字线WL上的开启电压为2.7V(也就是电压VPP为2.7V)以及字线WL上的待机电压约为-0.3V，所述阈值电压介于0.7V和0.9V之间，存取晶体管11的栅极的电介质材料必须承受2.7V的电压强度(其中在老化应力(burn-in stress)的条件下，存取晶体管11的栅极的电介质材料更必须承受3.4V的电压强度以维持可接受的可靠性裕度(reliability margin))，以及必须采用厚的存取晶体管11的栅极的电介质材料，其中厚的存取晶体管11的栅极的电介质材料会牺牲存取晶体管11的性能。

如图1B所示，储存电容12在一开始是处于一待机模式(standby made)或所述非启动模式(也就是说此时存取晶体管11关闭)，且字线WL上的电压为-0.3V(所述待机电压)。位线BL和一位线BLB上的电压会被稍后将说明的电压均衡电路均等在电压VCCSA的一半的电压half-VCCSA(0.6V)，其中电压half-VCCSA介于电压VCCSA(1.2V)和0V之间。

当储存电容12进入所述启动模式(也就是存取晶体管11开启)以开始所述存取操作时，字线WL上的电压将从所述待机电压(-0.3V)被提升至电压VPP(例如2.7V)，其中电压VPP大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(可为0.7V或0.8V)的总和以在存取晶体管11的闸源极电压(例如2.7V-1.2V-0.8V＝0.7V)上提供足够大的驱动力。另外，因为存取晶体管11开启，所以耦接储存电容12的位元元线BL可和储存电容12电荷共用。如图1B所示，在所述存取(读出或写入)操作期间，字线WL上的电压持续维持在电压VPP，以及传感放大器20放大位线BL和位线BLB之间的电压差。

此外，在所述存取操作期间之后是伴随着一恢复阶段(restore phase)。在所述恢复阶段，传感放大器20将根据储存电容12所储存的信号“ONE”或信号“ZERO”对储存电容12再充电。在所述恢复阶段后，字线WL上的电压将从电压VPP下拉至所述待机电压(-0.3V)，导致存取晶体管11再次处于所述非主动模式(也就是存取晶体管11再次关闭)。

为详细说明上述所述动态随机存取存储器单元的操作，以下利用已存储信号“ONE”的动态随机存取存储器单元的存取(读取)操作为例，以及接下来的内容将引自Elsevier Inc.在2008年出版的“Memory Systems-Cache Dram and Disk”一书中的第362-365页，其中“Memory Systems-Cache Dram and Disk”的作者为Bruce Jacob等，且第362-365页的内容将通过引用并入本文。请参照图1C，图1C是说明现有技术中具有传感放大器(或传感电路)20和电压均衡电路21的动态随机存取存储器单元的示意图。电压均衡电路21可确保位线对BL、BLB上的电压尽可能地紧密匹配。如前述，传感放大器20包含4个交叉连接晶体管(也就是两个P型金属氧化物半导体晶体管和两个N型金属氧化物半导体晶体管)。传感放大器20可根据节点SAN和节点SAP上的信号被启动时(也就是如图1A所示，节点SAN和节点SAP分别连接电压VSS和电压VCCSA)位线对BL、BLB上的电压以驱动位线对BL、BLB上的电压到互补电压的极限(也就是位线BL会被驱动至如图1A所示的电压VCCSA和位线BLB会被驱动至如图1A所示的电压VSS)。在节点SAN和节点SAP分别连接电压VSS和电压VCCSA后，位线BL上的电压可被驱动至全电平(full voltage level)，也就是位线BL被完全驱动。然后列选择线CSL开启输出晶体管以允许完全驱动的电压到达输出端OUTPUT并从所述动态随机存取存储器单元中读出，其中输出端OUTPUTB和输出端OUTPUT组成一输出差动对(differential pair)。此时，存取晶体管11仍旧维持开启状态，所以位线BL上完全驱动的电压可对储存电容12再充电。

基于对所述动态随机存取存储器单元的存取(读取)操作，图1D～1G示出了关于传感放大器20的操作的四个不同阶段，其中所述四个不同阶段包含预充电(precharge)阶段，存取(access)阶段，传感(sense)阶段，和恢复(restore)阶段。首先，如图1D所示，在所述预充电阶段(也就是阶段(0))，位线对BL、BLB被预充电至一参考电压VREF(其中参考电压VREF等于供电电压VCC的一半，也就是参考电压VREF介于供电电压VCC和地端GND的电平之间。在所述预充电阶段，电压均衡电路21被启动以传送参考电压VREF给位线对BL、BLB，也就是说位线BL和位线BLB(也称为互补位线(complementary bit line))两者都会被预充电至参考电压VREF。另外，在所述预充电阶段，传感放大器20不会被启动。另外，如图1D所示，以“1”代表信号“ONE”，以及以“0”代表信号“ZERO”。

然后，如图1E所示，在所述存取阶段(也就是阶段(1))，电压均衡电路21不会被启动，一电压(例如VCC+VT或如图1B所示的电压VPP)被施加在对应所述动态随机存取存储器单元的一字线WL上。字线WL上的电压可启动或开启所述动态随机存取存储器单元的存取晶体管11，然后所述动态随机存取存储器单元的储存电容12通过电荷共用将其内容释放到位线BL上，其中如图1E所示，储存电容12所储存的内容为信号“ONE”。因此，所述电荷共用可将位线BL上的电压从VREF微升至VREF+。然后，因为位线BL上的电压改变，位线BL上的电压开始影响传感放大器20的操作。例如位线BL上稍高的电压(也就是电压VREF+)开始驱动传感放大器20下方的N型金属氧化物半导体晶体管比传感放大器20上方的N型金属氧化物半导体晶体管更加导通。相反地，位线BL上稍高的电压(也就是电压VREF+)也开始驱动传感放大器20下方的P型金属氧化物半导体晶体管比传感放大器20上方的P型金属氧化物半导体晶体管更不导通。因此，位线BL上的电压VREF+偏置传感放大器20以用于随后的传感阶段。

之后，如图1F所示，在所述传感阶段(也就是阶段(2))，电压均衡电路21仍然不会被启动。此时，位线BL上的电压和位线BLB上的电压之间的微小电压差将驱动一偏置到传感放大器20，所以节点SAN上的信号将使位线BLB上的电压减少。因为节点SAN上的信号开启(也就是节点SAN连接至如图1A所示的电压VSS或地端GND的电平)，所以更加导通的下方的N型金属氧化物半导体晶体管允许节点SAN上的信号驱使位线BLB上的电压从参考电压VREF减少至地端GND的电平(也就是说位线BLB上的电压从参考电压VREF减少至电压VREF-，再减少至地端GND的电平(信号“ZERO”))。同理，节点SAP上的信号(也就是节点SAP连接至如图1A所示的电压VCCSA或供电电压VCC)可驱动位线BL上的电压到全电压值，其中所述全电压值代表信号“ONE”，且信号“ONE”对应电压VCCSA或供电电压VCC。另外，节点SAN上的信号和节点SAP上的信号可共同迫使传感放大器20被驱动到各自的最大或最小电压轨(voltagerail)。

最后，如图1G所示，在所述恢复阶段(也就是阶段(3))，在位线BL上的电压和位线BLB上的电压分别被驱动至各自的最大值(电压VCCSA或供电电压VCC)和最小值(电压VSS或地端GND的电平)后，字线WL仍旧处于启动状态，所以位线BL上被完全驱动的电压(VCCSA或VCC)现在可通过存取晶体管11恢复储存电容12中的电荷。值得注意的是在所述恢复阶段，如图1G所示，所述动态随机存取存储器单元是利用电压VCCSA或供电电压VCC恢复储存电容12中的电荷，其中电压VCCSA或供电电压VCC是对应信号“ONE”，所以储存在储存电容12的电压将与信号“ONE”的电压相同或基本相同。

请参照图1H，图1H是说明在图1D～1G中节点SAN上的信号、节点SAP上的信号、位线BL上的电压以及字线WL上的电压的示意图。在所述存取阶段之前(也就是阶段(0))，位线BL上的电压被预充电至参考电压VREF(VCC/2)。在所述存取阶段(也就是阶段(1))，字线WL上的电压可被驱动至高于供电电压VCC至少VT，以及所述动态随机存取存储器单元的储存电容12可通过所述电荷共用将其内容释放到位线BL上，并将位线BL上的电压从VREF微升至VREF+。在所述传感阶段(也就是阶段(2))，节点SAP上的信号(也就是如图1A所示的电压VCCSA或供电电压VCC)可驱动位线BL上的电压到所述全电压值，其中所述全电压值代表信号“ONE”。然后在所述恢复阶段(也就是阶段(3))，位线BL上对应信号“ONE”的电压VCCSA或供电电压VCC可恢复所述动态随机存取存储器单元中储存电容12中的电荷。

如此，根据上述图1C～1H的说明，在所述预充电阶段，位线BL(如图1H中的虚线所示)上的电压可被电压均衡电路21预充电至参考电压VREF(或VCC/2)。然后，在所述存取阶段，存取晶体管11开启后，所述电荷共用可将位线BL上的电压从VREF升至VREF+。然后，在所述传感阶段，连接如图1A所示的电压VCCSA(或供电电压VCC)的节点SAP可将位线BL上的电压从电压VREF+拉靠近电压VCCSA(或供电电压VCC)，其中电压VCCSA(或供电电压VCC)对应信号“ONE”。最后，在所述恢复阶段，因为传感放大器20还处于启动状态，所以耦接于位线BL上的电压VCCSA(或供电电压VCC)可通过传感放大器20恢复储存电容12中的电荷。如此，从所述存取阶段经过所述传感阶段到所述恢复阶段，仅有电压VCCSA(或供电电压VCC)通过节点SAP连接传感放大器20以及仅有低电压VSS(或地端GND的电平)通过节点SAN连接传感放大器20，而没有其他电压连接传感放大器20。

然而，电压VPP所造成的高压应力将使得存取晶体管11的栅极被设计成具有较厚的电介质材料，其中存取晶体管11的栅极的电介质材料比应用在所述动态随机存取存储器单元的周边电路中的晶体管的栅极的电介质材料还要厚，且存取晶体管11的栅极所具有较厚的电介质材料将降低存取晶体管11的性能(例如存取晶体管11的短通道效应更严重，存取晶体管11的开启/关闭电流的比值更小，以及衡量存取晶体管11的开启/关闭的回应能力的摆幅斜率(swing slope)变差等)。另外，虽然所述阈值电压是比应用在所述动态随机存取存储器单元的周边电路中的晶体管的阈值电压还要高，但在所述待机模式或所述非启动模式期间，通过存取晶体管11的漏电流仍然很大到可降低储存电容12中用于传感所需的储存电荷。尤其是在12奈米或7奈米的鳍式场效晶体管(fin field-effect transistor,FinFET)的制程中，当电压VCCSA较低(例如0.6V)时，存取晶体管11在所述待机模式或所述非启动模式期间的漏电流会变得更糟糕。

因此，本发明公开一种具有可持续储存结构和一清除电路的动态随机存取存储器(Dynamic Random Access Memory,DRAM)。根据本发明的一实施例，所述动态随机存取存储器包含一第一维持电压源、一动态随机存取存储器单元、一传感放大器、一电压均衡电路和一清除电路。所述第一维持电压源用于产生一第一电压，其中所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电压。所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述传感放大器耦接于一位线和一互补位线，其中所述位线通过所述存取晶体管耦接于所述储存电容。所述电压均衡电路耦接于所述位线和所述互补位线，其中所述电压均衡电路在电压均衡期间将所述位线和所述互补位线连接一预设参考电压。所述清除电路耦接于所述传感放大器或所述电压均衡电路。所述第一维持电压源是在所述存取晶体管关闭期间电耦接于所述位线，以及所述清除电路是在所述电压均衡期间启动以减少所述位线上的电压与目标参考电压之间的差异。

根据本发明的一实施例，所述动态随机存取存储器另包含一字线。所述字线耦接于所述存取晶体管的栅极，其中所述字线于第一时段和一第二时段被选择以开启所述存取晶体管，所述第二时段位于所述第一时段之后，以及在所述第二时段中所述第一维持电压源电耦接于所述位线。

根据本发明的一实施例，在所述第二时段中所述第一维持电压源电耦接于所述传感放大器，以及所述第一维持电压源通过所述传感放大器和所述位线电耦接于所述动态随机存取存储器单元的所述储存电容。

根据本发明的一实施例，所述第一时段是一存取操作期间，以及所述第二时段是一恢复阶段。

根据本发明的一实施例，在所述存取操作期间，一泵送电压源电耦接于所述位线。

根据本发明的一实施例，所述第一时段包含一第一踢击期间和一第二踢击期间，所述第一踢击期间和所述第二踢击期间分开，以及一泵送电压源在所述第一踢击期间耦接于所述位线，或在所述第一踢击期间和所述第二踢击期间耦接于所述位线。

根据本发明的一实施例，所述泵送电压源所提供的电压小于所述第一电压。

根据本发明的一实施例，所述字线于所述第一时段和所述第二时段根据一刷新操作被选择以开启所述存取晶体管。

根据本发明的一实施例，一泵送电压源于一踢击期间电耦接于所述位线，所述踢击期间在所述第一时段前，以及所述第一维持电压源于整个所述第二时段电耦接于所述位线。

根据本发明的一实施例，所述第二时段是所述踢击期间，所述第一时段以及所述第二时段总和的至少20％。

根据本发明的一实施例，所述第二时段是所述踢击期间，所述第一时段以及所述第二时段总和的至少50％。

根据本发明的一实施例，所述电压均衡期间是在所述存取晶体管关闭后，以及所述清除电路是在所述电压均衡期间启动以使所述位线上的电压在所述电压均衡期间后等于所述预设参考电压。

根据本发明的一实施例，所述清除电路通过一清除脉冲启动，以及所述清除脉冲的宽度不大于所述电压均衡期间的宽度。

根据本发明的一实施例，所述清除电路通过一清除脉冲启动，以及所述清除脉冲的上升缘实质上对齐所述电压均衡期间的上升缘。

根据本发明的一实施例，所述清除电路包含一开关电路，且所述开关电路耦接于所述传感放大器和一预定电压。

根据本发明的一实施例，所述清除电路包含一开关电路，且所述开关电路耦接于所述电压均衡电路和一预定电压。

本发明公开一种具有清除电路的动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元、一传感放大器、一电压均衡电路和一清除电路。所述动态随机存取存储器单元包含一存取晶体管和一储存电容。所述传感放大器耦接于一位线和一互补位线，其中所述位线通过所述存取晶体管耦接于所述储存电容。所述电压均衡电路耦接于所述位线和所述互补位线，其中所述电压均衡电路在电压均衡期间将所述位线和所述互补位线连接一预设参考电压。所述清除电路在所述电压均衡期间耦接于所述位线和所述互补位线，其中所述清除电路是在所述电压均衡期间减少所述位线上的电压与一目标参考电压之间的差异。

根据本发明的一实施例，所述位线上的电压在所述电压均衡期间后等于所述预设参考电压。

根据本发明的一实施例，所述清除电路在所述电压均衡期间通过所述传感放大器或所述电压均衡电路电耦接于所述位线和所述互补位线。

根据本发明的一实施例，所述清除电路包含一开关电路，且所述开关电路耦接于所述传感放大器和一预定电压。

根据本发明的一实施例，所述清除电路包含一开关电路，且所述开关电路耦接于所述电压均衡电路和一预定电压。

根据本发明的一实施例，所述清除电路在所述电压均衡期间通过一清除脉冲启动，以及所述清除脉冲的上升缘实质上对齐所述电压均衡期间的上升缘。

根据本发明的一实施例，所述动态随机存取存储器另包含一比较器电路。所述比较器电路在所述电压均衡期间或所述电压均衡期间开始时接收所述位线上的电压、所述互补位线上的电压以及所述预设参考电压，以及在位线上的电压和所述互补位线上的电压总和的一半不等于所述预设参考电压时送出一控制信号至所述清除电路。

图1A是说明所述动态随机存取存储器单元最常用的设计的示意图。

图1B是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。

图1C是说明现有技术中具有传感放大器和电压均衡电路的动态随机存取存储器单元的示意图。

图1D～1G示出了关于传感放大器对所述动态随机存取记忆体单元的存取(读取)操作的四个不同阶段(包含预充电(precharge)阶段，存取(access)阶段，感测(sense)阶段，和恢复(restore)阶段)的示意图。

图1H是说明在图1D～1G中位线上的电压、字线上的电压以及相关节点上的电压的示意图。

图2是本发明的第一实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。

图3A是说明传感放大器选择性地耦接于一第一维持电压源的示意图。

图3B是说明传感放大器选择性地耦接于所述第二维持电压源的示意图

图4是本发明的第二实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图。

图5是本发明的第三实施例所公开的用于预充电操作的电路和功能框图的示意图

图6是说明耦接于所述第一动态随机存取存储器单元的传感放大器在所述预充电操作中的示意图。

图7是本发明的第四实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图8A是本发明的第五实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图8B是本发明的另一实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图8C是本发明的另一实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图8D是本发明的第六实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图9是说明在所述动态随机存取存储器单元的操作期间位线上的电压和所述踢击期间的关系示意图。

图10A是本发明的第七实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图10B是本发明的另一实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。

图11A是本发明的另一实施例所公开的动态随机存取存储器单元在刷新操作期间的相关电压的波形的示意图。

图11B是本发明的另一实施例所公开的动态随机存取存储器单元在刷新操作期间以及在时序3执行早恢复踢击的相关电压的波形的示意图。

图11C是本发明的另一实施例所公开的动态随机存取存储器单元在刷新操作期间以及在时序2执行早恢复踢击的相关电压的波形的示意图。

图11D是本发明的另一实施例所公开的动态随机存取存储器单元在刷新操作期间以及在时序1执行早恢复踢击的相关电压的波形的示意图。

图12A是说明在当所述位线上的电压所述恢复阶段被泵送(或踢击)时相关电压的波形的示意图。

图12B是说明当所述位线上的电压在所述恢复阶段被泵送(或踢击)后，暂时的位线均衡电压破坏伴随所述下一启动指令的发展电压(developed voltage)的示意图。

图13是说明当所述位线上的电压所述恢复阶段被泵送(或踢击)后，以及在所述电压均衡期间所述清除电路被启动后，字线被启动的相关电压的示意图。

图14A是说明现有技术中具有传感放大器和电压均衡电路的动态随机存取存储器单元的示意图。

图14B是本发明所公开的动态随机存取存储器，其具有耦接于传感电路的清除电路的示意图。

图14C是本发明所公开的动态随机存取存储器，其具有耦接于电压均衡电路的清除电路的示意图。

图15A是本发明所公开的动态随机存取存储器，其具有的清除电路包含耦接于传感放大器的节点和地端的开关电路的示意图。

图15B是本发明所公开的动态随机存取存储器，其具有的清除电路包含耦接于电压均衡电路的节点和地端的开关电路的示意图。

图15C是本发明所公开的动态随机存取存储器，其具有耦接于所述清除电路的比较器电路。

其中，附图标记说明如下：

1、0 信号

11 存取晶体管

12 储存电容

13、14、23、24 开关

20、41、42 传感放大器

21 电压均衡电路

202 预充电脉冲信号

141 清除电路

142 开关电路

143 比较器电路

ACM 启动指令

BL、BLB、BL1、BL9、BL1B、BL9B 位线

CP 清除脉冲

CSL 列选择线

EN1、EN2、EN3、CS 控制信号

EQBL 电压均衡期间

GND 地端

K1、K2、K3、K4 踢击期间

LSLP、LSLN、SAP、SAN、NBL 节点

N3、N4、N7、N8 N型金属氧化物半导体晶体管

OUTPUTB、OUTPUT 输出端

P1、P2、P5、P6 P型金属氧化物半导体晶体管

Pa、Pb 时段

RC 读取指令

Sec 存储区

SN1、SN9 储存节点

T0、T1、T2、T3 时间

VREF 参考电压

VREF+、VREF-、VCCSA、VSS、Vb1、 电压

VPP、M1、M2、K、ΔN、ΔV、

V1、VCCSAh、V2

VT 阈值电压

VCC 供电电压

Vp1 共同电压

VHSA 第三电压

VBL 位线均衡电压

WL、WL00 字线

本发明公开一种具有维持存储架构的动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)，其中一维持电压源在所述动态随机存取存储器单元所包含的存取晶体管关闭之前电连接所述动态随机存取存储器单元所包含的储存电容，以及所述维持电压源所提供的电压是高于信号“ONE”(也就是一高电平信号)或低于信号“ZERO”(也就是一低电平信号)。所述动态随机存取存储器的操作(例如自动预充电阶段(auto-prechargephase)，恢复阶段(restore phase)，刷新阶段(refresh phase)，以及预充电阶段)将使所述动态随机存取存储器单元开启所述存取晶体管。因此，在所述存取晶体管开启期间，通过电连接所述维持电压源至所述储存电容，所以即使在所述存取晶体管关闭后仍有漏电流通过所述存取晶体管，但所述储存电容所储存的电荷仍可比现有的动态随机存取存储器的架构维持更长的一段时间。

本发明的第一实施例∶

图2是说明所述第一实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图，其中所述动态随机存取存储器单元可参照图1A。如图2所示，所述动态随机存取存储器在一开始是处于一待机模式(standby mode)或一非启动模式(inactive mode)，字线WL被偏置在一待机电压(-0.3V)以完全关闭存取晶体管11。在所述第一实施例中，电压VCCSA为1.2V，电压VSS为0V，信号“ONE”(也就是一高电平信号)为1.2V，以及信号“ZERO”为0V(也就是一低电平信号，且等于地端GND的电平所具有的电平)。另外，在所述第一实施例中，位线BL和位线BLB上的电压被均等在0.6V，也就是说位线BL和位线BLB上的电压介于信号“ONE”(1.2V)和信号“ZERO”(0V)之间。

在一时间T0，字线WL上的电压将从所述待机电压(-0.3V)提升至电压VPP(2.7V)以开启存取晶体管11，其中电压VPP(2.7V)是远大于电压VCCSA(1.2V)和存取晶体管11的阈值电压VT(0.8V)的总和，也就是说电压VPP(2.7V)可为开启的存取晶体管11提供足够的驱动力以将信号“ONE”或信号“ZERO”传送到位线BL和位线BLB。然后传感放大器20被启动以放大位线BL和位线BLB上的信号直到位线BL和位线BLB上的信号被发展到一定大小，其中传感放大器20为一交叉耦合传感放大器。在一时间T1后，可执行所述读出操作(通过传感放大器20放大位线BL和位线BLB上所述动态随机存取存储器单元所传送的信号)，或所述写入操作(外界写入信号“ONE”或信号“ZERO”至传感放大器20以储存正确的信号至所述动态随机存取存储器单元的储存电容12)。在所述存取操作期间，一电压源通过开启一开关14(如图3A所示)电连接或耦接传感放大器20以耦接于储存电容12。所述电压源可提供电压VCCSA(也就是信号“ONE”或供电电压)，其中图3A是说明传感放大器20选择性地耦接于一第一维持电压源的示意图。如图3A所示，在所述存取操作期间，通过关闭一开关13使传感放大器20不能接收一第一电压VCCSA+M1。然而，除了所述读出操作和所述写入操作，其他动态随机存取存储器的操作也可在时间T1后执行，也就是说在时间T1到一时间T2之间，所述动态随机存取存储器单元可以执行所述存取操作，其中时间T1到时间T2之间的时间区间为一第一时间区间。

在时间T2后的所述恢复阶段，电压VPP持续从字线WL载入至存取晶体管11的栅极的电介质材料以缩短所述恢复阶段的时间。在所述恢复阶段，所述第一维持电压源耦接于所述动态随机存取存储器单元的储存电容12，其中所述第一维持电压源可提供高于电压VCCSA(1.2V)或信号“ONE”(1.2V)的第一电压VCCSA+M1，所述第一维持电压源可通过开启开关13(如图3A所示)电连接或耦接传感放大器20以耦接于储存电容12，且电压M1为一正电压以使第一电压VCCSA+M1高于电压VCCSA(1.2V)。另外，如图3A所示，在所述恢复阶段，通过关闭开关14使传感放大器20不能接收电压VCCSA。另外，在本发明的一实施例中，电压M1可介于电压VCCSA(1.2V)的1/3和电压VCCSA(1.2V)的2/3之间，例如0.6V。另外，在本发明的另一实施例中，电压M1也可以是0.1V～0.8V之间的任一值，如0.1V,0.2V,0.3V或0.4V等。例如，当储存电容12最初是储存信号“ONE”(1.2V)时，在所述恢复阶段，第一电压VCCSA+M1(1.2V+0.6V)是从所述第一维持电压源通过传感放大器20和位线BL传送并储存至储存电容12。也就是说如图2所示，在一时间T3关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP被下拉至字线WL处于所述待机模式的待机电压)，储存电容12是由所述第一维持电压源提供第一电压VCCSA+M1(也就是说在时间T3关闭存取晶体管11前，储存电容12是储存第一电压VCCSA+M1)，其中第一电压VCCSA+M1高于信号“ONE”(也就是所述高电平信号)，时间T2到时间T3之间的时间区间(也就是所述恢复阶段)为一第二时间区间，且所述第二时间区间在所述第一时间区间后。因此，即使在关闭存取晶体管11后仍有漏电流通过存取晶体管11，但储存电容12所储存的电荷仍可比所述现有的动态随机存取存储器的架构维持更长的一段时间。在本发明的一实施例中，在关闭存取晶体管11后或在所述恢复阶段后，所述第一维持电压源可断开传感放大器20。另外，在关闭存取晶体管11后或在所述恢复阶段后，位线BL和位线BLB可耦接于用以提供一电压Vbl的一位线电压源，所以位线BL和位线BLB上的电压可在关闭存取晶体管11后或在所述恢复阶段后被重置于电压Vbl(如图2所示)。

在本发明的另一实施例中，在所述恢复阶段，一第二维持电压源被耦接于所述动态随机存取存储器单元的储存电容12。所述第二维持电压源可通过开启一开关23提供低于电压VSS(0V)或信号“ZERO”(0V)的一第二电压VSS-M2至传感放大器20(如图3B所示)，其中图3B是说明传感放大器20选择性地耦接于所述第二维持电压源的示意图，电压M2为一正电压，且在所述存取操作期间，另一电压源已先通过开启一开关24(如图3B所示)电连接或耦接传感放大器20以耦接于储存电容12。所述另一电压源可提供电压VSS(也就是信号“ZERO”或另一供电电压)。在本发明的一实施例中，电压M2可介于0.4V和0.8V之间，例如0.6V。另外，在本发明的另一实施例中，电压M2也可以是0.1V～0.8V之间的任一值，如0.1V,0.2V,0.3V或0.4V等。另外，当所述第二维持电压源在所述恢复阶段耦接于传感放大器20时，开关24关闭以使传感放大器20不能接收电压VSS。当储存电容12最初是储存信号“ZERO”时，在所述恢复阶段，第二电压VSS-M2(-0.6V)是从所述第二维持电压源通过传感放大器20和位线BL传送并储存至储存电容12。也就是说如图2所示，在时间T3关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP被下拉至字线WL处于所述待机模式的待机电压)，储存电容12是由所述第二维持电压源提供第二电压VSS-M2(也就是说在时间T3关闭存取晶体管11前，储存电容12是储存第二电压VSS-M2)，其中第二电压VSS-M2低于信号“ZERO”(也就是所述低电平信号)。在本发明的一实施例中，在关闭存取晶体管11后或在所述恢复阶段后，所述第二维持电压源可断开传感放大器20。

另外，在本发明的另一实施例中，在所述恢复阶段，所述第一维持电压源和所述第二维持电压源都耦接于所述动态随机存取存储器单元的储存电容12。因此，在字线WL上的电压从电压VPP被下拉至字线WL处于所述待机模式的待机电压之前，当储存电容12最初是储存信号“ONE”时，第一电压VCCSA+M1(1.2V+0.6V)是从所述第一维持电压源通过传感放大器20传送并储存至储存电容12；或当储存电容12最初是储存信号“ZERO”时，第二电压VSS-M2(-0.6V)是从所述第二维持电压源通过传感放大器20传送并储存至储存电容12。

本发明的第二实施例∶

为了减少漏电流以保持储存电容12所储存的电荷不会通过存取晶体管11被泄漏出，通常存取晶体管11被设计成具有非常高的阈值电压。当电压VCCSA降至0.6V时，在所述动态随机存取存储器的设计中，7奈米或5奈米制程的三栅极晶体管或鳍式场效晶体管将被应用至所述动态随机存取存储器单元的周边电路，其中应用至所述周边电路的晶体管的阈值电压将会对应地缩小，例如应用至所述周边电路的晶体管的阈值电压被降至0.3V。然而在本发明的第二实施例中，存取晶体管11的阈值电压可根据上述减少漏电流的概念被有意地提高至0.5V～0.6V。因此，从储存电容12流出的漏电流可被大幅地减少至少3～4个数量级(如果用于衡量漏电流的S因数为68mV/数量级(decade)且存取晶体管11的阈值电压被提高至0.6V，则从储存电容12流出的漏电流将比应用至所述周边电路的三栅极晶体管的漏电流低4个数量级；如果存取晶体管11的阈值电压提高至0.5V，则从储存电容12流出的漏电流将比应用至所述周边电路的三栅极晶体管的漏电流降低2～3个数量级)。因此，在本发明的第二实施例中，存取晶体管11的阈值电压将被提高到接近电压VCCSA或至少超过0.6V的80％。另外，在本发明的第二实施例中，存取晶体管11(例如鳍式场效晶体管或三栅极晶体管)的栅极的电介质材料的厚度仍然和应用至所述周边电路的晶体管的栅极的电介质材料的厚度相同，所以存取晶体管11使用三栅极结构的高性能的优点仍可被维持住。

图4是说明所述第二实施例所公开的所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关电压的波形的示意图，其中在所述第二实施例中，信号“ONE”为0.6V以及信号“ZERO”为0V(也就是所述地端所具有的电平)。在所述恢复阶段，一第一维持电压源耦接于所述动态随机存取存储器单元的储存电容12。所述第一维持电压源可提供高于电压VCCSA(0.6V)或信号“ONE”(0.6V)的一第一电压VCCSA+K，其中所述第一维持电压源可通过电连接或耦接传感放大器20以耦接储存电容12，且电压K为一正电压。在本发明的一实施例中，电压K可介于电压VCCSA(0.6V)的1/3和电压VCCSA(0.6V)的2/3之间，例如0.3V或0.4V。因此，当储存电容12最初是储存信号“ONE”(0.6V)时，在所述恢复阶段，第一电压VCCSA+K(0.6V+0.4V)是提供给储存电容12。也就是说如图4所示，在一时间T3关闭存取晶体管11前(其中当关闭存取晶体管11时，字线WL上的电压将从电压VPP被下拉至字线WL处于所述待机模式的待机电压)，储存电容12是由所述第一维持电压源提供第一电压VCCSA+K，其中第一电压VCCSA+K高于信号“ONE”(0.6V)。因此，当储存电容12最初是储存信号“ONE”(0.6V)时，在字线WL上的电压被上拉至电压VPP后且在被下拉至所述待机电压前，第一电压VCCSA+K(1V)可被储存至储存电容12。另外，在本发明的一实施例中，在所述恢复阶段后，位线BL和位线BLB可耦接于用以提供电压Vbl的所述位线电压源，所以位线BL和位线BLB上的电压在所述恢复阶段后将被重置于电压Vbl(如图4所示)。

另外，如前面所述，当最储存电容12最初是储存信号“ZERO”时，在字线WL上的电压将从电压VPP被下拉至字线WL处于所述待机模式的待机电压前，所述第二维持电压源所提供的第二电压可被储存至储存电容12，其中所述第二维持电压源所提供的第二电压是低于储存信号“ZERO”，例如-0.4V。

本发明的第三实施例∶

图5是本发明的第三实施例所公开的用于预充电操作的电路和功能框图的示意图，其中在所述第三实施例中，电压VCCSA为0.6V以及电压VSS为0V(也就是所述地端的电平)。在所述预充电操作中，所有在存储区5(Sec 5)中连接被选择的字线的动态随机存取存储器单元(之后称为第一动态随机存取存储器单元)将被预充电，以及在其他在存储区(例如Sec4，Sec6等)连接未被选择的字线的动态随机存取存储器单元(之后称为第二动态随机存取存储器单元)将处于空闲状态(idle state)。

传感放大器41、42(耦接于所述第一动态随机存取存储器单元)将根据一预充电脉冲信号30连接一第三维持电压源，其中所述第三维持电压源可提供一第三电压VHSA(0.6V+K)，所以一较强的漏源极电场可以加速恢复所述第一动态随机存取存储器单元在所述恢复阶段的信号。第三电压VHSA高于电压VCCSA(0.6V)约几百毫伏(mV)，例如0.3V或0.4V。另外，在所述被选择的字线关闭之前(也就是所述第一动态随机存取存储器单元内的存取晶体管关闭之前)，第三电压VHSA(0.6V+0.4V)是高于随后要储存至所述第一动态随机存取存储器单元内的储存电容的信号“ONE”。另一方面，所述第二动态随机存取存储器单元仍然接收电压VCCSA。

另外，请参照图6，图6是说明耦接于所述第一动态随机存取存储器单元的传感放大器在所述预充电操作中的示意图，其中用于辅助说明图6的符号的说明如下∶

LSLP∶连接所述第一动态随机存取存储器单元的传感放大器中用于接收高电压的节点；

LSLN∶连接所述第一动态随机存取存储器单元的传感放大器中用于接收低电压的节点；

Vpl∶电路板上的共同电压；

SN∶储存节点；

WL∶字线；

BL∶位线；

Vsg1,2∶连接所述第一动态随机存取存储器单元的传感放大器中的P型金属氧化物半导体晶体管P1、P2的源栅极电压；

Vgs3,4∶连接所述第一动态随机存取存储器单元的传感放大器中的N型金属氧化物半导体晶体管N3、N4的闸源极电压；

Vsg5,6∶连接所述第一动态随机存取存储器单元的传感放大器中的P型金属氧化物半导体晶体管P5、P6的源栅极电压；

Vgs7,8∶连接所述第一动态随机存取存储器单元的传感放大器中的N型金属氧化物半导体晶体管N7、N8的闸源极电压。

请再参照图6，字线WL00耦接于多个储存节点，例如储存节点SN1、SN9。当信号“ONE”(0.6V)储存在连接字线WL00的储存节点SN1时，且在预充电指令被开启以及在字线WL00被选择(也就是字线WL00开启)后，节点LSLP接收第三电压VHSA(1.0V)以及节点LSLN上的电压仍维持0V，也就是节点LSLP上的电压从0.6V被提升至1.0V。如此，P型金属氧化物半导体晶体管P1关闭以及源栅极电压Vsg1为0V。同样地，P型金属氧化物半导体晶体管P2开启以及源栅极电压Vsg2从0.6V被提升至1.0V，以及1.0V的电压通过位线BL1被完全充电至储存节点SN1。此时，N型金属氧化物半导体晶体管N3开启以及闸源极电压Vgs3也从0.6V被提升至1.0V。另外，N型金属氧化物半导体晶体管N4关闭以及闸源极电压Vgs4为0V。

当信号“ZERO”(0V)储存在连接字线WL00的储存节点SN9时，且在所述预充电指令被开启以及在字线WL00被选择后，节点LSLP接收第三电压VHSA(1.0V)以及节点LSLN上的电压仍维持0V。如此，P型金属氧化物半导体晶体管P5开启以及源栅极电压Vsg5从0.6V被提升至1.0V。同样地，P型金属氧化物半导体晶体管P6关闭以及源栅极电压Vsg6为0V。此时，N型金属氧化物半导体晶体管N7关闭以及闸源极电压Vgs7为0V。另外，N型金属氧化物半导体晶体管N8开启以及闸源极电压Vgs8从0.6V被提升至1.0V，以及储存节点SN9的电压通过位线BL9被强力地恢复至0V。当然，如前所述，在所述预充电操作中，当图6所示的储存电容最初是储存信号“ZERO”时，节点LSLN可接收其他维持电压源所提供的一电压VLSN(0V-K)，其中电压VLSN是低于信号“ZERO”，以及例如电压VLSN可为-0.4V。然后，在所述预充电操作中，储存节点SN9的电压通过位线BL9被强力地恢复至-0.4V。

在本发明的另一实施例中，只要在耦接于所述动态随机存取存储器单元的字线关闭之前，提供所述第一电压(高于信号“ONE”)的所述第一维持电压源耦接于所述传感放大器(或所述动态随机存取存储器单元)，则耦接所述第一维持电压源至所述传感放大器(或所述动态随机存取存储器单元)的概念也可被应用至所述刷新阶段(refresh phase)或其他操作(例如具有自动预充电阶段(auto-precharge phase)的存取操作(READ/WRITE))。同样地，只要在耦接于所述动态随机存取存储器单元的字线关闭之前，提供所述第二电压(低于信号“ZERO”)的所述第二维持电压源耦接于所述传感放大器(或所述动态随机存取存储器单元)，则耦接所述第二维持电压源至所述传感放大器(或所述动态随机存取存储器单元)的概念也可被应用至所述刷新阶段或其他操作。

本发明的第四实施例∶

图7是本发明的第四实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。一开始，字线WL被偏置以完全关闭所述动态随机存取存储器单元的存取晶体管。在所述第四实施例中，电压VCCSA为1.1V，电压VSS为0V，信号“ONE”为1.1V，以及信号“ZERO”为0V(也就是地端GND的电平)。位线BL和位线BLB上的电压被均等在信号“ONE”(1.1V)和信号“ZERO”(0V)之间。在时间T0后，字线WL上的电压上升以开启所述动态随机存取存储器单元的存取晶体管。在时间T1和时间T2之间，执行一启动指令ACM，以及在启动指令ACM执行期间，通过关闭如图3A所示的开关14和开启开关13以使所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20。因此，在启动指令ACM执行期间，位线BL上的电压至少会被泵送(或踢击(kick up))到电压VCCSA+M1。结束执行启动指令ACM后，通过开启如图3A所示的开关14和关闭开关13以使电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA，其中位线BL上如此的泵送(或踢击)电压将加速信号传感。

同理，在时间T2后的所述恢复(或所述预充电)阶段，所述第一维持电压源(或提供高于电压VCCSA的不同维持电压的电压源)耦接于所述动态随机存取存储器单元的储存电容。也就是说在所述恢复(或所述预充电)阶段，通过关闭如图3A所示的开关14和开启开关13以使提供电压VCCSA的电压源断开传感放大器20，以及使所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20。此时，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1。如此，在字线WL上的电压被下拉至完全关闭所述动态随机存取存储器单元的存取晶体管之前，高于信号“ONE”(电压VCCSA)的电压VCCSA+M1被提供给所述动态随机存取存储器单元的储存电容，所以即使在关闭所述动态随机存取存储器单元的存取晶体管后仍有漏电流通过所述存取晶体管，所述动态随机存取存储器单元的储存电容所储存的电荷仍可比所述现有的动态随机存取存储器的架构维持更长的一段时间。

本发明的第五实施例∶

图8A是本发明的第五实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。类似于图7所示的所述第四实施例，在时间T1和时间T2之间，执行启动指令ACM，以及在启动指令ACM执行期间，所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20。因此，在启动指令ACM执行期间，位线BL上的电压至少会被泵送(或踢击(kick up))到电压VCCSA+M1。结束执行启动指令ACM后，电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。

在启动指令ACM后，在时间T2前可执行一(或多)读取指令RC，以及在读取指令RC执行期间，所述第一维持电压源(提供电压VCCSA+M1)再次连接传感放大器20。因此，在读取指令RC执行期间，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1。结束执行读取指令RC后，通过开启如图3A所示的开关14和关闭开关13以使电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。在读取指令RC执行期间对位线BL的这种泵送(或踢击)将改善信号发展时间(signal development time)。例如，在所述第五实施例中，电压VCCSA为1.1V以及M1为0.2V，则在读取指令RC执行期间，具有所述泵送(或踢击)的信号发展时间将比不具有所述泵送(或踢击)的信号发展时间快约20％～30％。

同理，在时间T2后的所述恢复阶段，提供电压VCCSA的电压源断开传感放大器20以及所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20，此时，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1。如此，高于信号“ONE”(电压VCCSA)的电压VCCSA+M1被提供给所述动态随机存取存储器单元的储存电容。然而在本发明的另一实施例中，如图8B所示，在时间T2后的所述恢复阶段，提供电压VCCSA的电压源仍然连接传感放大器20，而不是所述第一维持电压源连接传感放大器20。

另外，在本发明的另一实施例中，如图8C所示，在启动指令ACM执行期间，位线BL上的电压不会被泵送(或踢击)到电压VCCSA+M1，但在读取指令RC执行期间，位线BL上的电压会被泵送(或踢击)到电压VCCSA+M1。在时间T2后的所述恢复阶段，所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20，此时，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1。

本发明的第六实施例∶

图8D是本发明的第六实施例所公开的动态随机存取存储器单元在操作期间的相关电压的波形的示意图。类似于图8A所示的所述第五实施例，在时间T1和时间T2之间，有一启动指令ACM以及跟随启动指令ACM的至少一读取指令RC被执行，以及在启动指令ACM和读取指令RC执行期间，通过开启如图3A所示的开关13以使所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20。此外，在启动指令ACM和读取指令RC执行期间，通过开启如图3B所示的开关23以使所述第二维持电压源(VSS-M2)连接传感放大器20。因此，在启动指令ACM和读取指令RC执行期间，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1以及位线BLB上的电压至少会被泵送(或踢击)到电压VSS-M2。结束执行启动指令ACM和读取指令RC后，通过开启如图3A所示的开关14和关闭开关13以使电压VCCSA连接传感放大器20以及通过开启如图3B所示的开关24和关闭开关23以使电压VSS连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA以及位线BLB上的电压将回归到电压VSS。

同理，在时间T2后的所述恢复阶段，通过分别关闭图3A所示的开关14以及如图3B所示的开关24以使提供电压VCCSA的电压源和提供电压VSS的电压源断开传感放大器20，以及通过开启图3A所示的开关13以使所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20和通过开启图3B所示的开关23以使所述第二维持电压源(提供电压VSS-M2)连接传感放大器20。如此，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1以及位线BLB上的电压至少会被泵送(或踢击)到电压VSS-M2。

图9是说明在所述动态随机存取存储器单元的操作期间位线BL上的电压和所述踢击期间的关系示意图。对应所述恢复(或所述预充电)阶段的位线BL上的电压的踢击期间K4的长度比对应启动指令ACM的位元元线BL上的电压的踢击期间K1的长度长，或是踢击期间K4比对应读取指令RC的位元元线BL上的电压的踢击期间K2、K3的长度长。此外，对应启动指令ACM的位元元线BL上的电压的踢击期间K1的长度等于对应读取指令RC的位元元线BL上的电压的踢击期间K2、K3的长度。当然，在踢击期间K1～K3，位线BL上的电压可通过一个自举电路(boostrap circuit)泵送(或踢击)到电压VCCSA+M1或高于电压VCCSA的其他电压准位(例如电压VCCSA+ΔN，其中0<ΔN

本发明的第七实施例∶

在本发明的另一实施例中，如图10A所示，在时间T0后，字线WL上的电压上升以开启所述动态随机存取存储器单元的存取晶体管。然后，在所述动态随机存取存储器单元的存取(读出或写入)期间，执行启动指令ACM，以及在启动指令ACM执行期间，通过关闭如图3A所示的开关14和开启开关13以使提供电压VCCSA+ΔN的电压源连接传感放大器20以降低时间间隔tRCD，其中时间间隔tRCD(由电子设备工程联合委员会(Joint Electron DeviceEngineering Council,JEDEC)的双倍数据速率记忆体规范所定义)，以及电压VCCSA+ΔN略高于电压VCCSA。因此，在时间T1和时间T2之间(也就是说所述存取操作期间)，在启动指令ACM执行期间，位线BL上的电压至少会泵送(或踢击)到电压VCCSA+ΔN。这种泵送(或踢击)位线BL上的电压可称为启动踢击(active kick)，且所述启动踢击将加速信号传感。另外，位线BL上的电压可通过一个自举电路(boostrap circuit)泵送(或踢击)到电压VCCSA+ΔN，其中所述自举电路中的一个电容是耦接于位线BL。无论是上述电压源还是所述自举电路都可视为充电源，所以位线BL上的电压可被所述充电源泵送(或踢击)到电压VCCSA+ΔN。

结束执行启动指令ACM或所述启动踢击后，在随后的存取(读出或写入)期间，电压VCCSA连接传感放大器20，然后位线BL上的电压将回归到电压VCCSA。同理，在时间T2后的所述恢复阶段，所述第一维持电压源(或提供高于电压VCCSA的不同维持电压的电压源)再次耦接于所述动态随机存取存储器单元的储存电容。也就是说在所述恢复阶段，通过关闭如图3A所示的开关14和开启开关13以使提供电压VCCSA的电压源断开传感放大器20，以及使所述第一维持电压源(提供电压VCCSA+M1)连接传感放大器20。此时，位线BL上的电压至少会被泵送(或踢击)到电压VCCSA+M1。这种泵送(或踢击)位线BL上的电压可称为恢复踢击(restore kick)。如此，在字线WL上的电压被下拉至完全关闭所述动态随机存取存储器单元的存取晶体管之前，高于信号“ONE”(电压VCCSA)的电压VCCSA+M1被提供给所述动态随机存取存储器单元的储存电容，所以即使在关闭所述动态随机存取存储器单元的存取晶体管后仍有漏电流通过所述存取晶体管，所述动态随机存取存储器单元的储存电容所储存的电荷仍可比所述现有的动态随机存取存储器的架构维持更长的一段时间。

在本发明的一实施例中，应用在所述启动踢击的电压VCCSA+ΔN是低于应用在所述恢复踢击的电压VCCSA+M1。电压VCCSA+ΔN和电压VCCSA+M1可以分别由两个不同的电压源产生，又或者应用在所述启动踢击的电压VCCSA+ΔN也可以由所述第一维持电压源产生，但调整连接所述第一维持电压源到位线BL的期间以使位线BL上的电压被泵送(或踢击)到电压VCCSA+ΔN，而不是被泵送(或踢击)到电压VCCSA+M1。当然，在本发明中，可由所述动态随机存取存储器内部产生或转换电压VCCSA+M1、电压VCCSA+ΔN以及电压VCCSA，或由所述动态随机存取存储器外部的其他电压源提供或转换电压VCCSA+M1、电压VCCSA+ΔN以及电压VCCSA。

然而，如图10B所示，在所述恢复踢击期间，由于所述动态随机存取存储器阵列内部的电源网络和位线BL的不完美或其他延迟原因所导致的电阻电容延迟(RC delay)，所以所述第一维持电压源可能无法快速拉升位线BL上的电压。也就是说所述恢复踢击可能无法使电压VCCSA+M1通过位线BL完全储存在所述动态随机存取存储器单元的储存电容，且可能只有电压VCCSA+M1-ΔV储存在所述动态随机存取存储器单元的储存电容，其中ΔV>0。另外，如图10B所示，在所述动态随机存取存储器单元的常规存取指令(access command)中，可在所述启动踢击和所述恢复踢击之间执行存取(读出或写入)操作，所以不适合提早执行所述恢复踢击以克服所述电阻电容延迟(RC delay)的问题。

然而，如图11A所示，对于在所述动态随机存取存储器单元内执行刷新指令(refresh command)，因为没有存取(读出或写入)操作包含在所述刷新指令中，所以适合提早执行所述恢复踢击(以下称为“早恢复踢击(earlier restore kick)”，例如在时序1、时序2或时序3执行早恢复踢击)以克服所述电阻电容延迟(RC delay)的问题。所述早恢复踢击可使电压VCCSA+M1通过位线BL完全或实质上储存在所述动态随机存取存储器单元的储存电容，而不是如图10B所示，只储存电压VCCSA+M1-ΔV在所述动态随机存取存储器单元的储存电容。因此，所述储存电容所储存的电荷可维持更长的一段时间。

另外，当电压VCCSA+M1太高(例如，当电压VCCSA为1.1V时，1.5V或1.6V的电压VCCSA+M1可能太高)时会有可靠性问题。因此，优化的电压和更早的踢击时间是必须的。通过在刷新期间的内部时序控制可生成用于所述早恢复踢击的不同时序。图11B(在时序3执行早恢复踢击)说明在所述启动踢击和所述早恢复踢击之间的时段Pa小于在时间T1’和时间T3之间的时段Pb的50％或60％，其中时间T1’是当位线BL和位线BLB之间的电压差已足够分开给传感放大器20传感的时间，以及时间T3是字线WL开始下拉的时间。因此，时段Pb包含所述启动踢击的踢击期间，电压VCCSA于另一时段(或第一时段)耦接于位线BL，以及电压VCCSA+M1于另一时段(或第二时段)耦接于位线BL。电压VCCSA+M1被应用于位线BL(所述动态随机存取存储器单元的储存电容)大约超过时段Pb的20％或30％。另外，在本发明的另一实施例中，在所述刷新期间不需要所述启动踢击，也就是说在所述刷新期间位线BL上的电压仅包含所述恢复踢击。

图11C(在时序2执行早恢复踢击)说明在所述启动踢击和所述早恢复踢击之间的时段Pa小于在时间T1’和时间T3之间的时段Pb的30％。因此，电压VCCSA+M1被应用于位线BL大约超过时段Pb的50％或60％。图11D(在时序1执行早恢复踢击)说明时段Pa为零，也就是说所述早恢复踢击用于取代所述启动踢击并且持续到字线WL的电压被拉低。因此，电压VCCSA+M1被应用于位线BL大约超过时段Pb的90％。然而，如果当较高踢击的电压VCCSA+M1连续施加到传感放大器20和所述动态随机存取存储器单元时存在任何可靠性问题，则用于图11D(在时序1执行早恢复踢击)的电压VCCSA+M1会小于用于图11C(在时序2执行早恢复踢击)的电压VCCSA+M1。例如，当电压VCCSA＝1.1V时，用于图11D(在时序1执行早恢复踢击)的电压VCCSA+M1可为1.3V，用于图11C(在时序2执行早恢复踢击)的电压VCCSA+M1可为1.31～1.35V，以及用于图11B(在时序3执行早恢复踢击)的电压VCCSA+M1可为1.36～1.4V。

本发明的第八实施例∶

另一方面，在如图1B、1H所示的动态随机存取存储器单元中，在所述恢复阶段后，字线WL上的电压将从电压VPP(或高于电压VCC+VT的电压)下拉至所述待机电压(例如-0.3V)以非启动(inactivate)所述动态随机存取存储器单元的存取晶体管，所述预充电阶段将开始以及电压均衡电路21将被启动以施加参考电压VREF至位线BL和位线BLB，其中参考电压VREF等于1/2*电压VCCSA(或1/2*电压VCC)，或等于在所述恢复阶段的位线均衡电压VBL(其中位线均衡电压VBL等于位线BL上的电压和位线BLB上的电压的和的一半)。在如图1B、1H所示的动态随机存取记忆体单元中，位线均衡电压VBL也等于1/2*电压VCCSA(或1/2*电压VCC)。

在本发明中，在所述恢复阶段，位线BL上的电压会通过传感放大器20被泵送(或踢击)到电压VCCSA+M1或高于电压VCCSA的电压(以下简称电压“VCCSAh”或电压“V2”)。同理，在所述恢复阶段后，字线WL上的电压将降低以关闭所述动态随机存取存储器单元的存取晶体管，以及所述预充电阶段将开始以及电压均衡电路21将被启动以施加参考电压VREF至位线BL和位线BLB，其中施加参考电压VREF至位线BL和位线BLB后，理论上位线BL和位线BLB上的位线均衡电压VBL的目标值要等于参考电压VREF(也就是1/2*电压VCCSA(或1/2*电压VCC)或目标参考电压)。然而，在本发明中，在所述恢复阶段的介于位线BL上的电压和位线BLB上的电压的位线均衡电压VBL将等于1/2电压VCCSAh，其中1/2电压VCCSAh高于参考电压1/2*电压VCCSA。

请参照图12A，图12A是说明在所述恢复阶段，当位线BL上的电压被泵送(或踢击)到电压VCCSAh时相关电压的波形的示意图，由于在所述恢复阶段，位线BL上的电压被泵送(或踢击)到电压VCCSAh(或电压“V2”，也就是所述动态随机存取记忆体单元内的恢复电压)，所以在电压均衡(equalization)期间EQBL开始时，位线BL上的电压和位线BLB上的电压将被拉至电压V1(也就说在电压均衡期间EQBL开始时，位线BL可和位线BLB电荷共用)，其中电压V1等于1/2*电压VCCSAh，然后位线BL上的电压和位线BLB上的电压逐渐降低至位线均衡电压VBL的目标值。因为电压V1不等于位线均衡电压VBL的目标值(例如，电压V1>位线均衡电压VBL的目标值)，所以在电压均衡期间EQBL时，过量的电压(V1-位线均衡电压VBL的目标值)会短暂地导致位线BL上的位线均衡电压VBL上升(以下称为暂时的位线均衡电压)。因此，在电压均衡期间EQBL结束时电压均衡电路20非启动后，暂时的位线均衡电压仍处于不正确的电压水准。如此，必须等待位线均衡电压产生器内的低压差稳压器(low dropoutcircuit,LDO)将暂时的位线均衡电压校正回位线均衡电压VBL的目标值(1/2*电压VCCSA)。然而所述低压差稳压器缓慢地校正暂时的位线均衡电压以致于下一启动指令将被影响。例如，如图12B所示，在电压均衡期间EQBL结束后的下一启动指令发生时，因为暂时的位线均衡电压仍旧高于位线均衡电压VBL的目标值，所以暂时的位线均衡电压将会破坏伴随所述下一启动指令的发展电压(developed voltage)。因此，在电压均衡期间EQBL，所述过量的电压(V1-位线均衡电压VBL的目标值)必须被清除，如此就可实现正确的位线均衡电压(也就是位线均衡电压VBL的目标值)以及伴随所述下一启动指令的正确的发展电压。

如此，如图12A或图12B所示，在所述恢复阶段，位线BL上的电压会被泵送(或踢击)，然后字线WL上的电压将降低以关闭所述动态随机存取存储器单元的存取晶体管，此后电压均衡电路21被启动。然而，所述过量的电压(V1-位线均衡电压VBL的目标值)将影响所述下一启动指令。因此，本发明公开一清除电路，以及在电压均衡期间EQBL，所述过量的电压(V1-位线均衡电压VBL的目标值)或位线BL/BLB上过量的电荷可通过所述清除电路减少或清除。如此，在所述下一字元线启动之前，位线BL上的电压和位线BLB上的电压都将被设定为位线均衡电压VBL的目标值(也就是1/2*电压VCCSA)。

如图13所示，所述清除电路是受清除脉冲CP控制。清除脉冲CP的开始时间可和电压均衡期间EQBL的开启时间近似，或由电压均衡期间EQBL的上升缘触发(也就是清除脉冲CP的上升缘是实质上对齐电压均衡期间EQBL的上升缘)。清除脉冲CP的宽度取决于所述恢复电压(VCCSAh)，所以当恢复电压更高以及过量的电压(V1-位线均衡电压VBL的目标值)更多时，清除脉冲CP的宽度就需要越宽。通过所述清除电路的帮助，在字元线WL下一次启动之前，位线BL/BLB上的电压可快速地从电压V1改变至位线均衡电压VBL的目标值，而暂时的位线均衡电压也是如此。因此，得以实现正确的位线均衡电压(也就是位线均衡电压VBL的目标值)以及伴随所述下一启动指令的正确的发展电压。

请参照图14A，其中图14A类似图1C。如图14A所示，传感放大器20和电压均衡电路21耦接于位线BL和位线BLB，而清除电路141可耦接于传感放大器20(如图14B所示)或耦接于电压均衡电路21(如图14C所示)，以及清除电路141可在电压均衡期间EQBL期间启动以清除所述过量的电压。

例如，如图15A所示，清除电路141包含耦接于传感放大器20的节点SAP(或节点LSLP)和地端GND(或其他预定的电压准位)的开关电路142。因为位线BL/BLB通过传感放大器20的两个P型金属氧化物半导体晶体管耦接于节点SAP(或节点LSLP)，所以当开关电路142在电压均衡期间EQBL被清除脉冲CP启动时，前述的过量的电压(V1-位线均衡电压VBL的目标值)将会降低以及过量的电荷将通过如图15A所示的虚线路径放电至地端GND。因此，在清除脉冲CP结束后，位线BL/BLB上的电压将被设定在位线均衡电压VBL的目标值。另外，EN1、EN2、EN3为开关的控制信号。

在如图15B所示的另一个例子，清除电路141包含耦接于电压均衡电路21的节点NBL和地端GND(或其他预定的电压准位)的开关电路142。因为位线BL/BLB通过电压均衡电路21的两个金属氧化物半导体晶体管耦接于节点NBL，所以当开关电路142在电压均衡期间EQBL期间被清除脉冲CP启动时，前述的过量的电压(V1-位线均衡电压VBL的目标值A)将会降低以及过量的电荷将通过如图15B所示的虚线路径放电至地端GND。因此，在清除脉冲CP结束时，位线BL/BLB上的电压将被设定在位线均衡电压VBL的目标值。

实际上，在电压均衡期间EQBL，清除电路141可耦接于任何可清除所述过量的电压的位置(例如节点SAN或节点LSLN)。例如，在电压均衡期间EQBL，清除电路141可直接或间接地电耦接于位线BL/BLB使得清除电路141可在电压均衡期间EQBL减少位线BL上的电压(或位线BLB上的电压)与位线均衡电压VBL的目标值之间的差异。

另外，即使在所述恢复阶段没有施加踢击的电压(kick up voltage)，但只要电压V1和位线均衡电压VBL的目标值之间存在差异，则清除电路141仍然可以应用于动态随机存取记忆体电路。例如，如果电压V1>位线均衡电压VBL的目标值，也就是说在电压均衡期间EQBL开始时，位线BL上的电压和位线BLB上的电压的总和的一半高于位线均衡电压VBL的目标值时，清除电路141仍然可以应用于动态随机存取记忆体电路。因此，因为位线BL和位线BLB可在清除脉冲CP期间通过清除电路141耦接于地端GND(或其他预定的低电压)，所以位线BL/BLB上的电压可在清除电路141的帮助下被下拉。因此，在清除脉冲CP结束后，位线BL/BLB上的电压将被设定在位线均衡电压VBL的目标值。

另一方面，如果电压V1<位线均衡电压VBL的目标值，也就是说在电压均衡期间EQBL开始时，位线BL上的电压和位线BLB上的电压的总和的一半低于位线均衡电压VBL的目标值，则因为位线BL和位线BLB可在清除脉冲CP期间通过清除电路141连接电压VCCSA(或其他预定的高电压)，所以位线BL/BLB上的电压可在清除电路141的帮助下被上拉。因此，在清除脉冲CP结束后，位线BL/BLB上的电压将被设定在位线均衡电压VBL的目标值。另外，如图15C所示，比较器电路143可用于比较电压V1(或位线BL上的电压和位线BLB上的电压的总和的一半)与位线均衡电压VBL的目标值(或一预设参考电压)。例如，比较器电路143在电压均衡期间EQBL开始时接收位线BL上的电压、位线BLB上的电压以及位线均衡电压VBL的目标值，以及比较电压V1(或位线BL上的电压和位线BLB上的电压的总和的一半)与位线均衡电压VBL的目标值。如果电压V1不等于目标位线均衡电压1/2*VCCSA，则比较器电路143将送出控制信号CS至清除电路141，然后在电压均衡期间EQBL，清除电路141将被清除脉冲CP启动。在本发明的一实施例中，清除脉冲CP的宽度不大于电压均衡期间EQBL的长度。如此，在电压均衡期间EQBL结束后，位线BL/BLB上的电压将被设定在位线均衡电压VBL的目标值。

综上所述，本发明所公开的动态随机存取存储器是在所述动态随机存取存储器单元内的存取晶体管关闭(或耦接于所述动态随机存取存储器单元的字线关闭)之前，恢复或储存高于信号“ONE”(也就是一高电平信号)的第一电压至所述动态随机存取存储器单元。同样地，所述动态随机存取存储器是在所述动态随机存取存储器单元内的存取晶体管关闭(或耦接于所述动态随机存取存储器单元的字线关闭)之前，恢复或储存低于信号“ZERO”(也就是一低电平信号)的第二电压至所述动态随机存取存储器单元。如此，在所述动态随机存取存储器单元内的存取晶体管关闭后，即使仍有漏电流通过所述动态随机存取存储器单元内的存取晶体管，但所述动态随机存取存储器单元内的储存电容所储存的电荷仍可比现有的动态随机存取存储器的架构维持更长的一段时间。另外，在所述电压均衡期间，所述清除电路是用于清除所述过量的电压，如此就可实现所述正确的位线均衡电压以及伴随所述下一启动指令的正确的发展电压。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。