基于TFF的QC产生电路

技术领域  本发明涉及一种由两个或门、两种触发边沿的T触发器(TFF) 和MOS管组成的四值时钟(Quaternary Clock，简称QCLK或QC)产生电路。

背景技术  由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期 中有六种跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以 基于四值时钟的触发器有着结构简单和功耗低等特点[1]。

从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文 献[2，3]也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可以看 出，四值时钟QCLK在数字电路中已经得到了切实可行的应用并显示出了其 优越性。然而，上述文献中使用的四值时钟有一个共同的特点，即被用到的四 值时钟都是用仿真软件模拟产生，而非由实际的集成电路生成。调查研究发现， 目前尚无研究文献提及生成四值时钟QCLK的方法以及相关的电路，也即， 一个简单而实用的四值时钟产生电路目前还是个空缺。而时钟是数字系统中最 重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二 值时钟信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过仿真软 件模拟产生。这将限制四值时钟的实际应用，文献[1-3]中基于四值时钟的触发 器也将难以得到实用。

为解决这一实际应用中的问题，即目前没有四值时钟的产生电路，本发明 利用石英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压 开关理论[4，5]等知识从开关级来发明一种四值时钟的产生电路，以求发明的电 路简单、稳定高效和实用，以解决目前没有集成电路可以产生四值时钟QCLK 的问题。

参考文献：

[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-eTges-triggereT flip-flop  baseT on multivalueT clock，International Journal of Electronics，2013，100，(12)， pp.1637-1645.

[2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997，25， (8)，pp.52-54.

[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-ValueT CMOS  Flip-Flop Employing Multiple-ValueT Clock，Journal of Computer Science anT Technology，2005，20，(2)，pp.237-242.

[4]Wu，X.，Prosser，F..Tesign of ternary CMOS circuits baseT on transmission  function theory，International Journal of Electronics，1988，65，(5)，pp.891-905.

[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&Their Applications. IEE ProceeTings on Computer&Tigital Techniques，1988，135，(5)，pp.266-272.

发明内容  针对目前不能用简单的集成电路产生四值时钟的问题，本发 明的内容就是创造一种能产生文献[1]中使用的四值时钟QCLK的电路，且发 明的四值时钟产生电路要结构简单、工作高效，且其输入输出信号要满足以下 四项要求：

1)发明的电路有两个输入信号：二值时钟CLK及其反信号它们逻
辑值取值为{0，3}且占空比为50％，即高低电平的时间比为1∶1；

2)发明的电路有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为 {0，1，2，3}，在一个时钟周期内其电平逻辑值的输出次序为0→1→2→3→2→1 →0，每次输出电平的持续时间相等；

3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3∶1；

4)四值时钟QCLK应有极高的频率和幅度稳定度，满足相关的时钟信号 设计要求；

附图说明  下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是本发明基于TFF的QC产生电路的线路图。

图2是二值时钟CLK、信号Q0和Q1的时序电压波形示意图。

图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q0和 FF1的输出信号Q1和输出的四值时钟QCLK的电压瞬态波形图。

具体实施方式  本发明利用逻辑值切换为0→3→0的二值时钟CLK来产 生逻辑值序列为0→1→2→3→2→1→0的四值时钟QCLK。根据二值时钟CLK 和四值时钟的对应关系，本发明用二值时钟CLK的逻辑值3来控制产生四值 时钟QCLK的逻辑值1和3；而用二值时钟CLK的逻辑值0来控制产生四值 时钟QCLK的逻辑值0和2。由于四值时钟QCLK的逻辑值切换次序为0→1 →2→3→2→1→0，所以当CLK＝3时四值时钟QCLK生成单元要依次轮流输 出逻辑值1、3和1；当CLK＝0时它则要轮流依次输出逻辑值2、0和2。为此， 还需两个辅助控制信号Q0和Q1来实现这种轮流输出，用Q0的3和0分别来控制 四值时钟逻辑值3和1的输出；用Q1的0和3分别控制四值时钟逻辑值2和0 的输出。Q0和Q1的低电平与高电平的持续时间之比应分别为2∶1和2∶1，即Q0和 Q1的占空比都为33.3％。这样，在二值时钟CLK以及信号Q0和Q1的控制下就 能产生逻辑值序列为0→1→2→3→2→1→0的四值时钟QCLK。本发明用T 触发器对二值时钟CLK进行分频来获得信号Q0和Q1。考虑到在实际电路中二 值时钟CLK的有效边沿与触发器的输出信号Q0和Q1之间有时钟输出延迟，此 延迟将在输出的四值时钟波形中产生毛刺，为消去毛刺，输出信号Q0和Q1应分 别在二值时钟CLK的下降沿和上升沿处改变状态。综上所述得知，信号Q0和Q1 是二值时钟CLK的三分频信号。二值时钟CLK与信号Q0和Q1的波形示意图及 它们之间的时序关系如图2所示。

为由二值时钟CLK获得Q₀和Q₁两信号，本发明采用两个二输入或门(G1
和G2)、一个下降沿触发的T触发器(FF0)和一个上升沿触发的T触发器
(FF1)来组成二值时钟CLK的三分频电路。所述T触发器FF0和FF1分别
输出在CLK下降沿处和上升沿处改变状态的三分频输出信号Q₀和Q₁，信号
和分别是Q₀和Q₁的反信号。在本发明中，所述三分频电路的线路连接情况
如图1中的左电路所示，其电路设计具体描述为：信号Q₀和接入所述或门
G1的两个输入端，信号和Q₁接入所述或门G2的两个输入端，G1和G2的
输出分别接所述T触发器FF0的输入端T₀和FF1的T₁；也就是说，所述T触
发器FF0和FF1的输入信号的表达式分别为和所述触
发器FF0和FF1的时钟信号为输入的二值时钟CLK。这样，触发器FF0对CLK
的下降沿敏感，其输出信号Q₀是二值时钟CLK的三分频信号且Q₀的低电平与
高电平的持续时间之比为2∶1；触发器FF1对CLK的上升沿敏感，其输出信
号Q₁也为二值时钟CLK三分频信号且Q₁的低电平与高电平的持续时间比为
2∶1。信号Q₀和Q₁就是本发明所需的产生四值时钟QCLK的控制信号。有了产
生四值时钟QCLK的控制信号，根据发明内容和文献[4，5]中的传输电压开关
理论，列出四值时钟QCLK与二值时钟CLK、信号Q₀和Q₁的开关级函数表达
式： <math> <mrow> <mi>QCLK</mi> <mo>=</mo> <mn>3</mn> <mo>*</mo> <mrow> <mo>(</mo> <msup> <mover> <mi>CLK</mi> <mo>&OverBar;</mo> </mover> <mn>0.5</mn> </msup> <mo>&CenterDot;</mo> <msup> <mover> <msub> <mi>Q</mi> <mn>0</mn> </msub> <mo>&OverBar;</mo> </mover> <mn>0.5</mn> </msup> <mo>)</mo> </mrow> <mo>