一种DDR3的UDIMM电路结构的制作方法

一种ddr3的udimm电路结构
技术领域
1.本实用新型涉及一种内存芯片电路技术领域，特别是涉及一种ddr3的udimm电路结构。

背景技术：

2.udimm，即无缓冲双列直插式内存模组 (unbuffered dual in-line memory modules or unregistered dual in-line memory modules),该内存模组无需缓冲,只有少许延迟与能源消耗。内存模组承担着信息存储的工作，内存模组作为智能终端必不可少的一部分，直接影响智能终端的整体性能。
3.随着科技的不断进步，内存的容量与读取速度也得到的长足的发展, 内存模组需要与之匹配的电路才能发挥出它的性能。ddr3正常工作传输速度为800-2400mt/s，在不同的udimm电路结构下ddr3传输速度有所差别，但普遍很难达到2400mt/s的传输速度。

技术实现要素：

4.针对以上现有技术的不足，本实用新型公开了一种ddr3的udimm电路结构，在本技术方案下ddr3内存颗粒的传输速度可以达到2400mt/s，本技术方案具体如下：
5.一种ddr3的udimm电路结构, 包含ddr3接口模组、数据读取模块、至少一个排阻模块、至少一个ddr3电路、vcc供电电路与vtt供电电路, 所述的ddr3接口模组分别电性连接所述的ddr3电路、数据读取模块与排阻模块，所述的排阻模块还电性连接所述的ddr3电路；所述的vcc供电电路分别电性连接所述的ddr3接口模组与ddr3电路，为所述的ddr3接口模组与ddr3电路供电；所述的vtt供电电路性连接所述的ddr3接口模组，为所述的ddr3接口模组供电；所述的排阻模块与所述的ddr3电路的数量相同。
6.进一步地，所述的ddr3接口模组包含第一接口电路u1、第二接口电路u2与复位电路。
7.所述的第一接口电路u1中 vss1引脚到vss59引脚共五十九个引脚，全部接地；所述的第一接口电路u1中vdd1引脚到vdd22引脚共二十二个引脚，全部连接所述的vcc供电电路的供电端；所述的第一接口电路u1中vtt1引脚到vtt4引脚共四个引脚，全部连接所述的vtt供电电路的供电端。
8.所述的第二接口电路u2的ck0_t引脚与ck0_c引脚之间设置有一个电容，ck1_t引脚与ck1_c引脚之间设置有一个电容。
9.所述的复位电路包含第一电容ci与第一电阻r1，所述的第一电容ci一端接地，另一端连接所述的第一电阻r1的一端，所述的第一电阻r1的另一端为reset端,所述的reset端连接所述第二接口电路u2的reset引脚；第一电容ci与第一电阻r1的公共端为的reset0端。
10.进一步地，所述的ddr3电路包含ddr3芯片u3、第二电阻r2与第三电阻r3，所述的第二电阻r2一端连接所述ddr3芯片u3的zq1引脚,一端接地；所述的第三电阻r3一端连接所述
ddr3芯片u3的zq0引脚,一端接地。
11.所述的ddr3芯片u3中的vssq1引脚到vssq9引脚共九个引脚，全部接地。
12.所述的ddr3芯片u3中的vss1引脚到vss12引脚共十二个引脚，全部接地。
13.所述的ddr3芯片u3中的vdd1引脚到vdd9引脚共九个引脚，全部连接所述的vcc供电电路的供电端。
14.所述的ddr3芯片u3中的vddq1引脚到vddq9引脚共九个引脚，全部连接所述的vcc供电电路的供电端。
15.所述的ddr3芯片u3中的reset0引脚连接所述复位电路的reset0端。
16.进一步地，所述的ddr3电路还包含时钟电路，所述的时钟电路包含第二电容c2、第四电阻r4与第五电阻r5。
17.所述的第二电容c2一端接地，另一端与第四电阻r4、第五电阻r5连接，所述第四电阻r4与第五电阻r5的另一端分别连接所述ddr3芯片u3的ckn引脚与ck引脚。
18.进一步地，所述的数据读取模块包含spd芯片u4与spd供电电路。
19.所述的spd供电电路包含第三电容c3，所述的第三电容c3一端接地，另一端连接外部vcc_spd电源与所述第一接口电路u1中的vddspd引脚。
20.所述的spd芯片u4的a0、a1、a2、scl、sda引脚分别连接所述第二接口电路u2的sa0、sa1、sa2、scl、sda引脚，所述的spd芯片u4的wp与vss引脚接地，所述的spd芯片u4的vdd引脚连接所述spd供电电路的供电端。
21.进一步地，所述的vcc供电电路包含第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10；所述的第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10的一端接地，另一端连接vcc电源端。
22.所述的vtt供电电路包含第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20；所述的第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20的一端连接vcc电源端，另一端连接vtt电源输出端。
23.进一步地，所述的排阻模块包含排阻r6、排阻r7、排阻r8、排阻r9、排阻r10与排阻r11。
24.所述的排阻r6的1、2、3、4引脚分别连接所述第二接口电路u2的dq1、dq5 、dq0、dq4引脚；所述的排阻r6的5、6、7、8引脚分别连接所述ddr3芯片u3的dq4、dq0、dq5、dq1引脚。
25.所述的排阻r7的1、2、4引脚分别连接所述第二接口电路u2的dqs0_t、dqs0_c、dm0引脚；所述的排阻r7的5、7、8引脚分别连接所述ddr3芯片u3的ldm、ldqsn、ldqs引脚；所述的排阻r7的3、6引脚悬空。
26.所述的排阻r8的1、2、3、4引脚分别连接所述第二接口电路u2的dq3、dq7、dq2、dq6引脚；所述的排阻r8的5、6、7、8引脚分别连接所述ddr3芯片u3的dq6、dq2、dq7、dq3引脚。
27.所述的排阻r9的1、2、3、4引脚分别连接所述第二接口电路u2的dq9、dq13、dq8、dq12引脚；所述的排阻r9的5、6、7、8引脚分别连接所述ddr3芯片u3的dq12、dq8、dq13、dq9引脚。
28.所述的排阻r10的1、2、4引脚分别连接所述第二接口电路u2的dqs1_t、dqs1_c、dm1引脚；所述的排阻r10的5、7、8引脚分别连接所述ddr3芯片u3的udm、udqsn、udqs引脚；所述的排阻r10的3、6引脚悬空。
29.所述的排阻r11的1、2、3、4引脚分别连接所述第二接口电路u2的dq11、dq15、dq10、dq14引脚；所述的排阻r11的5、6、7、8引脚分别连接所述ddr3芯片u3的dq14、dq10、dq15、dq11引脚。
30.进一步地，所述第二接口电路u2的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12、a13与a14引脚分别连接所述ddr3芯片u3的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12/bc、a13与a14引脚。
31.所述第二接口电路u2的ba0、ba1、ba2、s0_n、cke0、we_n、cas_n、ras_n、odt0引脚分别连接所述ddr3芯片u3的ba0、ba1、ba2、cs0、cke0、we、cas、ras、odt0引脚。
32.进一步地，所述的ddr3的udimm电路结构还包含第一参考电压电路与第二参考电压电路。
33.所述的第一参考电压电路包含第十二电阻r12、第十三电阻r13、第二十一电容c21、第二十二电容c22与第二十三电容c23；所述的第十二电阻r12与所述的第二十一电容c21并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十三电阻r13的一端，所述第十三电阻r13的另一端接地；所述的第二十二电容c22、第二十三电容c23与所述的第十三电阻r13并联，并联后的一端连接所述第十二电阻r12与第十三电阻r13的公共端，并联后的另一端接地；所述第十二电阻r12与第十三电阻r13的公共端引出线为参考电压输出端vrefca。
34.所述的第二参考电压电路包含第十四电阻r14、第十五电阻r15、第二十四电容c24、第二十五电容c25与第二十六电容c26；所述的第十四电阻r14与所述的第二十四电容c24并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十五电阻r15的一端，所述第十五电阻r15的另一端接地；所述的第二十五电容c25、第二十六电容c26与所述的第十五电阻r15并联，并联后的一端连接所述第十四电阻r14与第十五电阻r15的公共端，并联后的另一端接地；所述第十四电阻r14与第十五电阻r15的公共端引出线为参考电压输出端vrefdq。
35.进一步地，所述的二接口电路u2的vrefca与vrefdq引脚分别连接所述第一参考电压电路的vrefca端与第二参考电压电路的vrefdq端。
36.所述的ddr3芯片u3的vrefca与vrefdq引脚分别连接所述第一参考电压电路的vrefca端与第二参考电压电路的vrefdq端。
37.本实用新型一种ddr3的udimm电路结构，在本技术方案下ddr3内存颗粒的传输速度可以稳定地达到2400mt/s。
附图说明
38.图1.本实用新型一种ddr3的udimm电路结构的整体结构示意图。
39.图2.本实用新型一种ddr3的udimm电路结构中第一接口电路u1的结构示意图。
40.图3.本实用新型一种ddr3的udimm电路结构中第二接口电路u1的结构示意图。
41.图4.本实用新型一种ddr3的udimm电路结构中复位电路的结构示意图。
42.图5.本实用新型一种ddr3的udimm电路结构中ddr3芯片u3的结构示意图。
43.图6.本实用新型一种ddr3的udimm电路结构中时钟电路的结构示意图。
44.图7.本实用新型一种ddr3的udimm电路结构中spd芯片u4的结构示意图。
45.图8.本实用新型一种ddr3的udimm电路结构中spd供电电路的结构示意图。
46.图9.本实用新型一种ddr3的udimm电路结构中排阻模块的结构示意图。
47.图10.本实用新型一种ddr3的udimm电路结构中vcc供电电路的结构示意图。
48.图11.本实用新型一种ddr3的udimm电路结构中vtt供电电路的结构示意图。
49.图12.本实用新型一种ddr3的udimm电路结构中第一参考电压电路的结构示意图。
50.图13.本实用新型一种ddr3的udimm电路结构中第二参考电压电路的结构示意图。
具体实施方式
51.下面结合附图对本实用新型做进一步详细的说明。
52.为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明的省略是可以理解的。相同或相似的标号对应相同或相似的部件。
53.ddr3内存颗粒正常工作传输速度为800-2400mt/s，在不同的udimm（unbuffered dual in-line memory modules or unregistered dual in-line memory modules，即无缓冲双列直插式内存模组）电路结构下ddr3内存颗粒的传输速度有所差别，但普遍很难达到2400mt/s的传输速度，或者2400mt/s的传输速度的稳定性不高。鉴于现有技术的不足，本实用新型公开了一种ddr3的udimm电路结构，在本技术方案下ddr3内存颗粒的传输速度可以稳定地达到2400mt/s。
54.本技术方案的具体实施例如下：
55.如图1所示，本实施例一种ddr3的udimm电路结构, 包含ddr3接口模组1、数据读取模块4、至少一个排阻模块3、至少一个ddr3电路2、vcc供电电路5与vtt供电电路6, 所述的ddr3接口模组1分别电性连接所述的ddr3电路2、数据读取模块4与排阻模块3，所述的排阻模块3还电性连接所述的ddr3电路2；所述的vcc供电电路5分别电性连接所述的ddr3接口模组1与ddr3电路2，为所述的ddr3接口模组1与ddr3电路2供电；所述的vtt供电电路6性连接所述的ddr3接口模组1，为所述的ddr3接口模组1供电；所述的排阻模块3与所述的ddr3电路2的数量相同。
56.需要指出的是，在任何一个udimm电路中都会包含多个ddr颗粒（ddr芯片），本技术方案中的ddr颗粒为ddr3颗粒。每个ddr3颗粒对应一个所述的ddr3电路2，每个ddr3颗粒与所述的ddr3接口模组1之间都需要连接一个所述的排阻模块3，所以所述的排阻模块3与所述的ddr3电路2的数量是一致的。如果一个排阻模块3与一个ddr3电路2形成一个组的话，在本技术方案中有多个排阻模块3与ddr3电路2形成的组。
57.本实施例，如图2、图3与图4所示，所述的ddr3接口模组包含第一接口电路u1、第二接口电路u2与复位电路。
58.本实施例中，第一接口电路u1中的 vss1引脚到vss59引脚共五十九个引脚，全部接地；第一接口电路u1中的vdd1引脚到vdd22引脚共二十二个引脚，全部连接所述的vcc供电电路的供电端；第一接口电路u1中的vtt1引脚到vtt4引脚共四个引脚，全部连接所述的
vtt供电电路6的供电端，具体如图1所示。
59.本实施例需要说明的是，vcc供电电路5与vtt供电电路6的电压值均为1.5v。
60.本实施例中，第二接口电路u2的ck0_t引脚与ck0_c引脚之间设置有一个电容（附图中并没有显示），ck1_t引脚与ck1_c引脚之间设置有一个电容（附图中并没有显示），需要指出的是ck0_t引脚、ck0_c引脚、ck1_t引脚与ck1_c引脚为差分时钟输入端。
61.本实施例如图3与图4所示，复位电路包含第一电容ci与第一电阻r1，所述的第一电容ci一端接地，另一端连接所述的第一电阻r1的一端，所述的第一电阻r1的另一端为reset端,所述的reset端连接所述第二接口电路u2的reset引脚；第一电容ci与第一电阻r1的公共端为的reset0端。
62.本实施例，如图5所示，所述的ddr3电路2包含ddr3芯片u3、第二电阻r2与第三电阻r3，所述的第二电阻r2一端连接所述ddr3芯片u3的zq1引脚,一端接地；所述的第三电阻r3一端连接所述ddr3芯片u3的zq0引脚,一端接地。需要说明的是，zq0引脚与zq1引脚为ddr3芯片u3的校准参考电阻端。
63.本实施例如图5所示，ddr3芯片u3中的vssq1引脚到vssq9引脚共九个引脚，全部接地。
64.本实施例如图5所示，ddr3芯片u3中的vss1引脚到vss12引脚共十二个引脚，全部接地。
65.本实施例如图5所示，ddr3芯片u3中的vdd1引脚到vdd9引脚共九个引脚，全部连接所述的vcc供电电路的供电端。
66.本实施例如图5所示，ddr3芯片u3中的vddq1引脚到vddq9引脚共九个引脚，全部连接所述的vcc供电电路的供电端。
67.本实施例如图4与图5所示，ddr3芯片u3中的reset0引脚连接复位电路的reset0端。
68.本实施例如图6所示，ddr3电路2还包含时钟电路，本实施例中的时钟电路为差分时钟电路，为ddr3芯片u3以及第二接口电路u2提供差分时钟输入，所述的时钟电路包含第二电容c2、第四电阻r4与第五电阻r5，具体地：
69.第二电容c2一端接地，另一端与第四电阻r4、第五电阻r5连接，所述第四电阻r4与第五电阻r5的另一端分别连接所述ddr3芯片u3的ckn引脚与ck引脚。需要指出的是ckn引脚与ck引脚为ddr3芯片u3的差分时钟输入端。
70.本实施例中，所述的数据读取模块4包含spd芯片u4与spd供电电路。
71.如图2与图8所示，所述的spd供电电路包含第三电容c3，所述的第三电容c3一端接地，另一端连接外部vcc_spd电源与所述第一接口电路u1中的vddspd引脚。需要指出的是，vcc_spd电源的电压值为3.3v。
72.本实施例中，所述的spd芯片u4为可擦写存储器eeprom。所述的spd芯片u4的a0、a1、a2、scl、sda引脚分别连接所述第二接口电路u2的sa0、sa1、sa2、scl、sda引脚，所述的spd芯片u4的wp与vss引脚接地，所述的spd芯片u4的vdd引脚连接所述spd供电电路的供电端，具体如图7所示。
73.本实施例如图10所示，所述的vcc供电电路5包含第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10，所述的第四电容c4、第五电容
c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10并联，并联后一端接地，另一端连接vcc电源端。需要指出的是，vcc供电电路5提供1.5v的供电电压。
74.本实施例如图11所示，所述的vtt供电电路6包含第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20，所述的第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20并联，并联后的一端连接vcc电源端，另一端连接vtt电源输出端。需要指出的是，vtt供电电路6提供1.5v的供电电压。
75.本实施例如图9所示，所述的排阻模块3包含排阻r6、排阻r7、排阻r8、排阻r9、排阻r10与排阻r11，所述的排阻r6、排阻r7、排阻r8、排阻r9、排阻r10与排阻r11的具体连接方式如下：
76.所述的排阻r6的1、2、3、4引脚分别连接所述第二接口电路u2的dq1、dq5 、dq0、dq4引脚；所述的排阻r6的5、6、7、8引脚分别连接所述ddr3芯片u3的dq4、dq0、dq5、dq1引脚。
77.所述的排阻r7的1、2、4引脚分别连接所述第二接口电路u2的dqs0_t、dqs0_c、dm0引脚；所述的排阻r7的5、7、8引脚分别连接所述ddr3芯片u3的ldm、ldqsn、ldqs引脚；所述的排阻r7的3、6引脚悬空。
78.所述的排阻r8的1、2、3、4引脚分别连接所述第二接口电路u2的dq3、dq7、dq2、dq6引脚；所述的排阻r8的5、6、7、8引脚分别连接所述ddr3芯片u3的dq6、dq2、dq7、dq3引脚。
79.所述的排阻r9的1、2、3、4引脚分别连接所述第二接口电路u2的dq9、dq13、dq8、dq12引脚；所述的排阻r9的5、6、7、8引脚分别连接所述ddr3芯片u3的dq12、dq8、dq13、dq9引脚。
80.所述的排阻r10的1、2、4引脚分别连接所述第二接口电路u2的dqs1_t、dqs1_c、dm1引脚；所述的排阻r10的5、7、8引脚分别连接所述ddr3芯片u3的udm、udqsn、udqs引脚；所述的排阻r10的3、6引脚悬空。
81.所述的排阻r11的1、2、3、4引脚分别连接所述第二接口电路u2的dq11、dq15、dq10、dq14引脚；所述的排阻r11的5、6、7、8引脚分别连接所述ddr3芯片u3的dq14、dq10、dq15、dq11引脚。
82.在本实施例中，第二接口电路u2与ddr3芯片u3的连接方式为：
83.所述第二接口电路u2的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12、a13与a14引脚分别连接所述ddr3芯片u3的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12/bc、a13与a14引脚，具体如图3与图5所示。
84.所述第二接口电路u2的ba0、ba1、ba2、s0_n、cke0、we_n、cas_n、ras_n、odt0引脚分别连接所述ddr3芯片u3的ba0、ba1、ba2、cs0、cke0、we、cas、ras、odt0引脚，具体如图3与图5所示。
85.本实施例在更优的技术方案中，所述的ddr3的udimm电路结构还包含第一参考电压电路12与第二参考电压电路13，如图12与图13所示。
86.所述的第一参考电压电路12包含第十二电阻r12、第十三电阻r13、第二十一电容c21、第二十二电容c22与第二十三电容c23；所述的第十二电阻r12与所述的第二十一电容c21并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十三电阻r13的一
端，所述第十三电阻r13的另一端接地；所述的第二十二电容c22、第二十三电容c23与所述的第十三电阻r13并联，并联后的一端连接所述第十二电阻r12与第十三电阻r13的公共端，并联后的另一端接地；所述第十二电阻r12与第十三电阻r13的公共端引出线为参考电压输出端vrefca。需要指出的是, 所述的第一参考电压电路12提供0.75v的参考电压。
87.所述的第二参考电压电路13包含第十四电阻r14、第十五电阻r15、第二十四电容c24、第二十五电容c25与第二十六电容c26；所述的第十四电阻r14与所述的第二十四电容c24并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十五电阻r15的一端，所述第十五电阻r15的另一端接地；所述的第二十五电容c25、第二十六电容c26与所述的第十五电阻r15并联，并联后的一端连接所述第十四电阻r14与第十五电阻r15的公共端，并联后的另一端接地；所述第十四电阻r14与第十五电阻r15的公共端引出线为参考电压输出端vrefdq。需要指出的是, 所述的第二参考电压电路13提供0.75v的参考电压。
88.进一步地，所述的二接口电路u2的vrefca与vrefdq引脚分别连接所述第一参考电压电路12的vrefca端与第二参考电压电路13的vrefdq端。
89.所述的ddr3芯片u3的vrefca与vrefdq引脚分别连接所述第一参考电压电路12的vrefca端与第二参考电压电路13的vrefdq端。
90.显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型权利要求的保护范围之内。

技术特征：

1.一种ddr3的udimm电路结构, 包含ddr3接口模组、数据读取模块、至少一个排阻模块、至少一个ddr3电路、vcc供电电路与vtt供电电路, 其特征在于:所述的ddr3接口模组分别电性连接所述的ddr3电路、数据读取模块与排阻模块，所述的排阻模块还电性连接所述的ddr3电路；所述的vcc供电电路分别电性连接所述的ddr3接口模组与ddr3电路，为所述的ddr3接口模组与ddr3电路供电；所述的vtt供电电路性连接所述的ddr3接口模组，为所述的ddr3接口模组供电；所述的排阻模块与所述的ddr3电路的数量相同。2.如权利要求1所述的ddr3的udimm电路结构，其特征在于，所述的ddr3接口模组包含第一接口电路u1、第二接口电路u2与复位电路；所述的第一接口电路u1中 vss1引脚到vss59引脚共五十九个引脚，全部接地；所述的第一接口电路u1中vdd1引脚到vdd22引脚共二十二个引脚，全部连接所述的vcc供电电路的供电端；所述的第一接口电路u1中vtt1引脚到vtt4引脚共四个引脚，全部连接所述的vtt供电电路的供电端;所述的第二接口电路u2的ck0_t引脚与ck0_c引脚之间设置有一个电容，ck1_t引脚与ck1_c引脚之间设置有一个电容；所述的复位电路包含第一电容ci与第一电阻r1，所述的第一电容ci一端接地，另一端连接所述的第一电阻r1的一端，所述的第一电阻r1的另一端为reset端,所述的reset端连接所述第二接口电路u2的reset引脚；第一电容ci与第一电阻r1的公共端为的reset0端。3.如权利要求2所述的ddr3的udimm电路结构，其特征在于，所述的ddr3电路包含ddr3芯片u3、第二电阻r2与第三电阻r3，所述的第二电阻r2一端连接所述ddr3芯片u3的zq1引脚,一端接地；所述的第三电阻r3一端连接所述ddr3芯片u3的zq0引脚,一端接地；所述的ddr3芯片u3中的vssq1引脚到vssq9引脚共九个引脚，全部接地；所述的ddr3芯片u3中的vss1引脚到vss12引脚共十二个引脚，全部接地；所述的ddr3芯片u3中的vdd1引脚到vdd9引脚共九个引脚，全部连接所述的vcc供电电路的供电端；所述的ddr3芯片u3中的vddq1引脚到vddq9引脚共九个引脚，全部连接所述的vcc供电电路的供电端；所述的ddr3芯片u3中的reset0引脚连接所述复位电路的reset0端。4.如权利要求3所述的ddr3的udimm电路结构，其特征在于，所述的ddr3电路还包含时钟电路，所述的时钟电路包含第二电容c2、第四电阻r4与第五电阻r5；所述的第二电容c2一端接地，另一端与第四电阻r4、第五电阻r5连接，所述第四电阻r4与第五电阻r5的另一端分别连接所述ddr3芯片u3的ckn引脚与ck引脚。5.如权利要求2所述的ddr3的udimm电路结构，其特征在于，所述的数据读取模块包含spd芯片u4与spd供电电路；所述的spd供电电路包含第三电容c3，所述的第三电容c3一端接地，另一端连接外部vcc_spd电源与所述第一接口电路u1中的vddspd引脚；所述的spd芯片u4的a0、a1、a2、scl、sda引脚分别连接所述第二接口电路u2的sa0、sa1、sa2、scl、sda引脚，所述的spd芯片u4的wp与vss引脚接地，所述的spd芯片u4的vdd引脚连接
所述spd供电电路的供电端。6.如权利要求1所述的ddr3的udimm电路结构，其特征在于：所述的vcc供电电路包含第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10；所述的第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9与第十电容c10的一端接地，另一端连接vcc电源端；所述的vtt供电电路包含第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20；所述的第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19与第二十电容c20的一端连接vcc电源端，另一端连接vtt电源输出端。7.如权利要求3所述的ddr3的udimm电路结构，其特征在于，所述的排阻模块包含排阻r6、排阻r7、排阻r8、排阻r9、排阻r10与排阻r11；所述的排阻r6的1、2、3、4引脚分别连接所述第二接口电路u2的dq1、dq5 、dq0、dq4引脚；所述的排阻r6的5、6、7、8引脚分别连接所述ddr3芯片u3的dq4、dq0、dq5、dq1引脚；所述的排阻r7的1、2、4引脚分别连接所述第二接口电路u2的dqs0_t、dqs0_c、dm0引脚；所述的排阻r7的5、7、8引脚分别连接所述ddr3芯片u3的ldm、ldqsn、ldqs引脚；所述的排阻r7的3、6引脚悬空；所述的排阻r8的1、2、3、4引脚分别连接所述第二接口电路u2的dq3、dq7、dq2、dq6引脚；所述的排阻r8的5、6、7、8引脚分别连接所述ddr3芯片u3的dq6、dq2、dq7、dq3引脚；所述的排阻r9的1、2、3、4引脚分别连接所述第二接口电路u2的dq9、dq13、dq8、dq12引脚；所述的排阻r9的5、6、7、8引脚分别连接所述ddr3芯片u3的dq12、dq8、dq13、dq9引脚；所述的排阻r10的1、2、4引脚分别连接所述第二接口电路u2的dqs1_t、dqs1_c、dm1引脚；所述的排阻r10的5、7、8引脚分别连接所述ddr3芯片u3的udm、udqsn、udqs引脚；所述的排阻r10的3、6引脚悬空；所述的排阻r11的1、2、3、4引脚分别连接所述第二接口电路u2的dq11、dq15、dq10、dq14引脚；所述的排阻r11的5、6、7、8引脚分别连接所述ddr3芯片u3的dq14、dq10、dq15、dq11引脚。8.如权利要求3所述的ddr3的udimm电路结构，其特征在于，所述第二接口电路u2的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12、a13与a14引脚分别连接所述ddr3芯片u3的a0、a1、a2、a3、a4、a5、a6、a7、a8、a9、a10/ap、a11、a12/bc、a13与a14引脚；所述第二接口电路u2的ba0、ba1、ba2、s0_n、cke0、we_n、cas_n、ras_n、odt0引脚分别连接所述ddr3芯片u3的ba0、ba1、ba2、cs0、cke0、we、cas、ras、odt0引脚。9.如权利要求3所述的ddr3的udimm电路结构，其特征在于，所述的ddr3的udimm电路结构还包含第一参考电压电路与第二参考电压电路；所述的第一参考电压电路包含第十二电阻r12、第十三电阻r13、第二十一电容c21、第二十二电容c22与第二十三电容c23；所述的第十二电阻r12与所述的第二十一电容c21并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十三电阻r13的一端，所述第十三电阻r13的另一端接地；所述的第二十二电容c22、第二十三电容c23与所述的第十三
电阻r13并联，并联后的一端连接所述第十二电阻r12与第十三电阻r13的公共端，并联后的另一端接地；所述第十二电阻r12与第十三电阻r13的公共端引出线为参考电压输出端vrefca;所述的第二参考电压电路包含第十四电阻r14、第十五电阻r15、第二十四电容c24、第二十五电容c25与第二十六电容c26；所述的第十四电阻r14与所述的第二十四电容c24并联，并联后的一端连接vcc电源端，并联后的另一端连接所述的第十五电阻r15的一端，所述第十五电阻r15的另一端接地；所述的第二十五电容c25、第二十六电容c26与所述的第十五电阻r15并联，并联后的一端连接所述第十四电阻r14与第十五电阻r15的公共端，并联后的另一端接地；所述第十四电阻r14与第十五电阻r15的公共端引出线为参考电压输出端vrefdq。10.如权利要求9所述的ddr3的udimm电路结构，其特征在于，所述的二接口电路u2的vrefca与vrefdq引脚分别连接所述第一参考电压电路的vrefca端与第二参考电压电路的vrefdq端；所述的ddr3芯片u3的vrefca与vrefdq引脚分别连接所述第一参考电压电路的vrefca端与第二参考电压电路的vrefdq端。

技术总结

本实用新型公开了一种DDR3的UDIMM电路结构,包含DDR3接口模组、数据读取模块、至少一个排阻模块、至少一个DDR3电路、VCC供电电路与VTT供电电路,所述的DDR3接口模组分别电性连接所述的DDR3电路、数据读取模块与排阻模块，所述的排阻模块还电性连接所述的DDR3电路,所述的VCC供电电路分别电性连接所述的DDR3接口模组与DDR3电路，为所述的DDR3接口模组与DDR3电路供电,所述的VTT供电电路性连接所述的DDR3接口模组，为所述的DDR3接口模组供电,所述的排阻模块与所述的DDR3电路的数量相同,在本实用新型的电路结构下DDR3内存颗粒的传输速度可以稳定地达到2400MT/S。速度可以稳定地达到2400MT/S。速度可以稳定地达到2400MT/S。

技术研发人员：

凡涛 黄包桃 杨密凯 李斌

受保护的技术使用者：

深圳市宏旺微电子有限公司

技术研发日：

2021.11.22

技术公布日：

2022/5/30