集成电路及其启动方法与流程

1.本发明主要涉及集成电路测试，特别涉及一种使用非易失性存储器以改善集成电路测试的品质的方法及系统。

背景技术：

2.集成电路(ic)可在晶片级(晶片分类)及封装单元级进行测试。测试内容可包含校准、个人化、序号插入
…
等。
3.在文献(west,burnell g."advanced test methodology and strategies for semiconductors."2006 13th international symposium on the physical and failure analysis of integrated circuits.ieee,2006.)中，作者叙述高阶装置测试是如何在近几年内从精确量测转移至数据管理，且又叙述一种交易式自动测试设备(transaction-based automatic test equipment；ate)的架构。
4.美国专利申请公开号2017/0040067公开一种对于含有单次可编程(one-time programmable；otp)存储器装置的半导体集成电路进行测试的方法。程序指令由测试器传输给otp存储器装置。响应于程序指令，参考otp存储器装置中的otp存储器单元以进行编写及编写验证。

技术实现要素：

5.本发明实施例提供一种集成电路(ic)，包含非易失性存储器及启动电路。启动电路是设置以启动ic，包含从非易失性存储器读取指示ic的生产测试是否已成功完成的一或多个数值，以及若一或多个数值指示生产测试并未成功完成，开始反应行动。
6.在某些实施例中，上述一或多个数值是由单一的通过/出错位所组成。在某些实施例中，上述一或多个数值已被外部自动测试设备(ate)写入至非易失性存储器。在某些实施例中，ic更包含控制电路，设置以从外部自动测试设备(ate)接收指示生产测试是否已成功完成的信息，以及基于信息将一或多个数值写入至非易失性存储器。
7.在一实施例中，上述一或多个数值包含一或多个的(i)不可复原测试通过指示、(ii)不可复原测试出错指示、(iii)可复原测试出错指示，以及(iv)可复原测试通过指示。在所公开的实施例中，上述一或多个数值相互正交。
8.在某些实施例中，非易失性存储器是单次可编程(otp)存储器。在其他实施例中，非易失性存储器是多次可编程非易失性存储器(mtp nvm)。
9.根据本发明的实施例，更提供一种启动包含非易失性存储器的集成电路(ic)的方法，包含(i)从非易失性存储器读取指示ic的生产测试是否已成功完成的一或多个数值，以及(ii)若一或多个数值指示生产测试并未成功完成，开始反应行动。
附图说明
10.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
11.图1是根据本发明实施例所绘示一种集成电路(ic)的生产测试系统的方块图。
12.图2是根据本发明实施例所绘示ic生产测试的第一方法的流程图。
13.图3是根据本发明实施例所绘示启动预测试ic的流程图。
14.图4是根据本发明实施例所绘示于单次可编程(otp)存储器中测试结果的正交编写的方块图。
15.图5是根据本发明实施例所绘示使用多次可编程非易失性存储器(mtp-nvm)进行ic测试的方法的流程图。
16.图6a是根据本发明实施例所绘示ic生产测试的第一方法的流程图。
17.图6b是根据本发明实施例所绘示启动预测试ic的替代方案的流程图。
18.符号说明：
19.100:生产测试系统
20.102:集成电路(ic)
21.104:自动测试设备(ate)
22.106:测试接口
23.108:功能电路
24.109:控制电路
25.110:内建自测试(bist)电路
26.112:单次可编程(otp)存储器
27.200:流程图
28.202-214:步骤
29.300:流程图
30.302-316:步骤
31.400:方块图
32.402:otp字节
33.404:迭代
34.408:范例盒
35.500:流程图
36.502-508:步骤
37.600:流程图
38.602-606:步骤
39.650:流程图
40.652-658:步骤
具体实施方式
41.集成电路(ic)生产测试(production testing；pt)是用以在制造后对ic进行测试，以筛去不良的部分。通常，pt亦用于参数调整、校准、个别序号的插入，以及其他个人化
功能。
42.显然地，没有成功且完整地通过pt的ic，不应送交给客户。然而在实务上，由于人为(或电脑致使)的错误，有时仍会将pt出错或者略过pt的ic送交给客户。
43.再测试(re-test)在生产测试的实务上很普遍。有时候，生产测试出错是因为测试问题，例如ic垫与ate垫之间的接触不良，或者是使用了错误的温度设定。在这种案例中，出(并且修复)问题后会再重复进行测试。
44.某些缺陷可能产生不稳定或临界的结果。在这种案例中，当重复进行测试时，测试结果可能会在“通过”与“出错”之间交替。使用者可定义临界测试(critical test)为完全不能出错(若任何时候有出错则表示有ic生产缺陷)，以及定义非临界测试(non-critical test)为容许偶尔出错。我们会将临界测试称为“不可复原测试”，将非临界测试称为“可复原测试”。我们又会将相同测试的重复执行称为“测试迭代(test iteration)”。
45.根据本发明的实施例，于此公开对生产测试品质加以改良的装置及方法，其中当ic启动时会自动地对测试结果进行测试，或者在ic进料测试(incoming test)的期间由ic使用者所验证。
46.在某些实施例中，ic包括单次可编程(one-time-programmable；otp)存储器，并将测试结果存储在预先指派的otp位置，其中每一测试结果(或测试迭代结果)可能为“通过”或“出错”，分别编写进两个otp位。在一实施例中，ic包括控制电路，控制电路响应于其接收到(例如来自ate)的测试结果指示，以otp位存储可复原测试迭代及不可复原测试迭代的结果。在其他实施例中，ate响应于所有的可复原测试及不可复原测试的结果，将单一复合测试结果指示(single compound test result indication)编写进otp中，且测试结果指示的编写可不需要控制电路。在某些实施例中，所公开的控制电路的功能并不一定需要由专用的硬件所实行。举例来说，这种功能可以是由ic中的处理器(例如cpu或控制器)所进行。
47.在一实施例中，ic中的启动电路于启动时检查对应的otp位，以验证所有不可复原测试的所有迭代结果皆为“通过”，且在所有可复原测试中至少有一次迭代结果为“通过”。在另一实施例中，不存在控制电路，ic于启动时检查多个测试结果位的结果(或是检查复合测试结果指示的状态)。
48.在某些实施例中，otp包括otp字节，包含被分派以存储测试结果的otp字节(“测试结果字节”)。每一测试结果字节包括多个栏位(例如一位的多个栏位)，以存储测试的多次迭代的结果。ic总是根据测试迭代结果，将“通过”栏位或“出错”栏位编写进otp字节中。在实施例中，用以存储“通过”或“出错”结果的栏位是正交的(例如为分别的栏位)。在一实施例中，“通过”结果可被编写进otp测试结果字节的奇数位，而“出错”结果可被编写进otp测试结果字节的偶数位(或者反亦可)。于是，假设otp字节为16位，若测试结果字节为16x5555，则测试已通过8次；若字节为16xaaaa，则测试已出错8次；若字节为5a55(举例来说)，则测试已通过6次、出错2次(对于可复原测试而言是可以接收的)。
49.应理解的是，虽然我们在此称呼存储的测试结果，但存储在ic存储器中的结果可能不同于实际测试结果。举例来说，在某些实施例中，多个测试的累积结果以及个人化的操作可以是存储为存储器中的单一“测试结果”字节(可能包含“通过”或“出错”的指示)。
50.在某些实施例中，ic并不包括otp，而是包括可被多次编写(及抹除)的非易失性存储器(non-volatile memory；nvm)。控制电路会分别将“通过”及“出错”的结果存储在不同
的栏位。然而，在nvm存储器需要在运行额外测试前被抹除的实施例中，ate首先从nvm读取测试结果字节，暂时将测试结果字节存储进随机存取存储器(ram)，抹除nvm(或者是抹除nvm中存储测试结果字节的)然后再继续测试，将结果存储进ram(与先前用以暂时存储nvm结果的ram相同，或者是不同的ram)。当测试完成，ate将ic的nvm中的结果(包含存储在暂时的存储器的结果的历史记录)复原。
51.总体而言，本发明的实施例通过将测试结果存储进ic中的nvm，以及通过当ic启动时检查nvm中的测试结果，改善ic测试的品质。在某些实施例中，ic包含将测试结果存储进nvm的电路。而在其他实施例中，则是ate将测试结果存储进nvm。在实施例中，个别测试的结果，包含通过及出错，皆是存储进nvm。而在其他实施例中，则仅存储复合测试结果。在其他实施例中，可使用上述实施例的组合及子组合。
52.系统叙述
53.于此所公开的实施例是关于ic制造商对具有非易失性存储器的集成电路(ic)所进行的测试、ic客户对ic所进行的进料检验(incoming inspection)，以及在目标系统组合时ic的启动。然而，所公开的技术亦可用以对系统(例如多晶片模组(multi-chip module；ocm))进行测试。
54.图1是根据本发明的实施例所绘示一种集成电路(ic)的生产测试系统100的方块图。ic 102透过ic中的测试接口106，耦接至自动测试设备(ate)104。ic包括功能电路108及控制电路109，功能电路108可运作以实作ic 102的功能。ate是设置以进行功能电路的各种测试。在某些实施例中，测试可包含ic的个人化，像是校准、参数编写、序号编写，以及安全金钥的插入。
55.在某些实施例中，ic 102包括内建自测试(built-in self-test；bist)电路110，在ate 104的控制下，可运作以运行功能单元108的测试。bist电路被广泛地用于产业界，例如用于存储器测试。在某些实施例中，于装置启动期间也会使用bist电路。在一实施例中，bist测试可由软件指令或硬件指令所触发，或者是响应于侦测到预先定义的条件而触发。
56.根据图1中所绘示的范例实施例，ic 102包括单次可编程(otp)存储器112(例如熔丝存储器)，且控制电路是设置以将测试结果编写进otp存储器(在其他实施例中，是由ate编写otp，而不需要控制电路)。于是，若由于人为或电脑的错误而使得ic制造商将生产测试出错(或者完全或部分地漏掉生产测试)的ic送交客户，ic客户将会在进料检验的期间或者在ic启动时察觉到错误(以下将对此作更进一步的叙述)。
57.于是，通过将测试结果编写进嵌入式otp存储器，以及通过在客户端对存储在otp中的测试结果进行测试，可加强所送交ic的品质。
58.应理解的是，于图1中所绘示及以上所叙述的ic 102及生产测试系统100的结构，是引用以阐明的范例结构。在替代的实施例中，可使用其他合适的结构。举例来说，bist 110可包括存储bist编码的ram。于测试期间，ate可将编码存储进bist ram。在另一范例中，单独的ate可同时测试多个ic。
59.在其他实施例中，控制电路109可运作以编写任何或全部的otp位，包含响应于来自ate的指示的测试结果，以及包含响应于来自ate及/或其他来源(例如来自嵌入式处理器)的指示的其他位(例如校准数据或安全金钥)。
60.在图1所绘示及以上所叙述的范例实施例中，ic 100包含控制电路109，以用测试
结果编写nvm。然而在替代的实施例中，则是外部的ate直接以测试结果编写nvm，而不需要控制电路109。
61.图2是根据本发明的实施例所绘示ic生产测试的一种方法的流程图200。该流程图是由(图1的)控制电路109及ate 104所执行。于此假定使用者(例如产品工程师)以预先定义一组测试。
62.该流程图起始于开始测试步骤202，其中ate将测试编号n设定为1(n可以是软件变数，或是暂存器)。应理解的是，于开始测试步骤202，ate 104可执行其他测试初始化功能，例如设定电压及计时阈值。
63.再来，于运行测试n步骤204，ate运行预先定义的测试n(有时可能涉及图1的bist 110的启用)。接着，ate进入检查通过步骤206，并检查测试n是否已通过(例如通过检查bist 110的测试通过垫)。若测试已通过，则控制电路进入编写通过步骤208，并编写otp 112的预先指定的位，以指示测试n已通过。若于步骤206测试出错，则控制电路进入编写出错步骤210，并编写otp的预先指定的位，以指示测试n出错。(虽然以上叙述是编写otp位以指示测试通过或测试出错，在某些实施例中该指示是在大于一位的otp栏位中所编写)。
64.于步骤208及步骤210之后，ate进入检查最后步骤212，并检查n是否为最后一个预先定义的测试。若是，则测试流程图完成。若n并非最后的测试，于递增n步骤214中，ate将n进行递增，并再次进入步骤204，以进行下一次测试。
65.以此，根据图2所绘示及于此所叙述的范例实施例，控制电路将所有测试结果，包含测试通过的指示及测试出错的指示，存储进晶片上的otp。
66.应理解的是，图2所绘示及于此所叙述的流程图是引用来阐明概念的范例。在替代的实施例中，可使用其他合适的流程图。举例来说，在某些实施例中，若测试n出错则可自动重复测试(于步骤210之后，ate可再进入步骤204，以回圈进行测试的重试(迭代)数次(预先决定数字)。这种测试迭代的结果可存储在更多个otp位中)。
67.在某些实施例中，ate记录通过及出错的指示，且在毋需读取对应otp栏位的情况下，测试结果可展示(或通讯)给使用者。
68.在某些实施例中，ic 100并不包括控制电路109，且是由ate执行整个流程图200。
69.可复原测试及不可复原测试
70.根据本发明的实施例，生产测试可包含永远不能出错的测试，以及可容许偶然出错的测试(例如由于ic或测试器所引发污染而导致测试出错，但可在污染清除后通过的测试)。我们会将前者的测试称为不可复原测试，将后者称为可复原测试。举例来说，bist测试通常被认为是不可复原测试，而连续性测试(continuity test)通常是可复原的。若参数是临界值(marginal)，则参数化的测试可以是可复原的(例如温度设定不精准而进行的测试)。
71.在实施例中，控制电路以测试通过及测试出错的指示编写otp。在某些实施例中，使用者定义可复原测试及不可复原测试的一张清单。在一实施例中，使用者为每一可复原测试定义相同测试可容许出错的最大迭代次数。在另一实施例中，使用者定义测试迭代通过与出错的比例的极值(例如以一个给定的可复原测试而言，通过的测试迭代数目应至少为测试迭代总数目的90％)。在其他实施例中，对于某些可复原测试而言，必须仅一次测试迭代就通过。
72.图3是根据本发明的实施例所绘示启动预测试ic的流程图300。该流程图是由(图1的)控制电路109所执行(ic 102通常包含处理器，运行包含流程图200的启动序列。因此，控制电路109可以是指处理器或者是启动程序的相应部分)。以下叙述假定方法是由所公开的控制电路所实行。更普遍地说，方法可由启动ic的任何合适的启动电路所实行。
73.承上所述，ic包括存储ic制造商已运行的生产测试的结果的otp字节。我们假定每一otp字节存储单一测试的所有迭代的结果。
74.该流程图起始于开始启动测试步骤302，其中控制电路将测试编号参数(例如暂存器)设定为数值1(测试编号则称为n)。再来，于读取otp字节步骤304，控制电路从otp读取对应于测试编号n的测试结果。
75.于检查有效步骤306，控制电路检查所存储的otp字节是否有效。举例来说，若测试通过与测试出错的指示皆未被编写，则字节为无效(以下将参考图4叙述无效的otp字节的其他范例)。若otp字节无效，则启动中止。附加地或替代地，若otp字节无效，控制电路可采取任何其他合适的反应动作。
76.若于步骤306，otp字节有效，则控制电路进入检查结果数目步骤307，其中控制电路检查所存储测试n的结果的数目是否等于为预先设定该测试的结果数的值。若结果数不同于预先设定的数值，则启动会中止。在某些实施例中，可复原测试及不可复原测试的清单是存储在非易失性存储器中。在其他实施例中，该清单可在启动测试之前的启动阶段，从外部的存储器装置所读取。
77.若于步骤307，结果数等于预先设定的数值，则控制电路会进入检查可复原步骤308，并检查测试n是否可复原。若于步骤308，测试n不可复原，则控制电路会进入检查一切良好步骤310，并检查已运行测试n的多次迭代的情况下，是否所有的迭代皆已通过(例如已设定otp的所有对应栏位)。若任何测试运行出错，则控制电路会指示启动错误并中止启动，或者采取其他合适的反应行动。
78.若于步骤308，测试n可复原，则控制电路会进入检查一切良好步骤310，其中控制电路会检查若已运行测试n的多次迭代，是否有任一次迭代已通过。若所有迭代皆出错，则控制电路会再指示启动错误，并中止启动。
79.若于步骤312所有测试迭代皆已通过，或者于步骤310有任一测试迭代已通过，控制电路会进入检查最后步骤314，并检查n是否为最后的测试(测试数目可例如为预先设定的)。若是，则启动测试已成功完成，ic会继续执行其他启动功能。若于步骤314，n并非最后的测试，则控制电路会在递增n步骤316对数值n进行递增，然后再次进入步骤304，以进行下一次测试。
80.于是，根据图3所绘示及以上叙述的范例实施例，已被编写生产测试结果的ic能在启动的期间，通过检查每一不可复原测试的所有迭代以及每一可复原测试的至少一迭代是否已通过，以验证ic已成功运行。
81.应理解的是，图3所绘示及在此叙述的流程图是引用以阐明概念。根据本发明的流程图并不限于此处的图解及叙述。举例来说，在某些实施例中，单一复合测试结果是存储于nvm中，且流程图300因而缩短。在实施例中，ic并非处理器，而且无法启动。反之，该流程图是由包括处理器及已插入ic的零插力(zero-insertion-force；zif)插座的进料检验系统所执行。
82.在其他实施例中，流程图300是由功能电路108的处理器所执行，作为ic的启动序列的部分。在一实施例中，处理器会存取控制电路，以从nvm读取测试结果。
83.在某些实施例中，会为各种可复原测试的迭代定义出错极限数目，且ic检查出错指示的数目并未超过该极限。在一
ˋ
实施例中，控制电路计算可复原测试的迭代的通过与出错的比例，并将该比例与预先设定的极限进行比较。
84.图4是根据本发明的实施例所绘示于单次可编程(otp)存储器中测试结果的正交编写(orthogonal programming)的结构的方块图400。根据图4所绘示的范例实施例，每一测试会分配到16位的otp字节402，可用以存储从编号0至7的八次测试迭代的八个通过或出错结果。当迭代404出错，编写otp 402的奇数位。当测试迭代通过，则编写otp字节的偶数位。在第一次迭代中，编写位0或位1；在第二次迭代中，编写位2或位3，以此类推。
85.应注意的是，偶数位与奇数位相互正交，且因此出错记录及通过记录彼此互不影响。
86.可能的otp字节的某些范例，展示于范例盒408中。在第一范例中，otp字节为0x5555，其中所有偶数位皆已编写，表示该测试的所有八次迭代皆已通过。在第二范例中，otp字节为0x55a5。偶数位0、2、8、10、12及14皆已编写，但奇数位5及7也已编写。该测试已通过六次迭代，但出错两次(这可视为，ic对于不可复原测试而言为不良，对于可复原测试而言为良好)。
87.在第三范例中，otp字节为0x0555。偶数位0、2、4、6、8及10已编写，但位12至15皆未编写。根据图4所绘示的实施例，所有测试必须包含至少八次的测试通过迭代或测试出错迭代。因此，otp字节0x0555表示测试尚未完成。
88.在第四范例中，测试结果otp字节为0xd555。这表示测试迭代0至6已通过，但在测试迭代7中，通过位(14)及出错位(15)皆已设定，因此该测试程序已毁坏。
89.应理解的是，图4所绘示及以上所叙述的正交编写为范例的结构。在替代的实施例中，可使用其他的结构。举例来说，在某些实施例中，可为存储每一测试的通过结果与出错结果分别分配不同字节。在某些实施例中，每一测试的迭代数目并非固定，而是会根据测试所改变。在一实施例中，不可复原测试并不具有存储出错测试结果的otp单元。取而代之的是，在不可复原测试出错的案例中，会编写总体的出错位，而测试会被中止。
90.使用多次可编程非易失性存储器
91.虽然以上叙述是将测试结果存储进晶片上的单次可编程(otp)非易失性存储器(nvm)，所述技术亦可用于当ic包括多次可编程nvm(multiple-time programmable nvm；以下简称”mtp”)时，或者当ic同时包括otp及mtp但使用mtp较优(例如otp的大小受限)时。
92.当mtp用以存储测试结果时，须留意不能在整个nvm被抹除的制造阶段失去所存储的测试结果(otp则不会发生这种情况)。
93.图5是根据本发明的实施例所绘示使用多次可编程非易失性存储器(mtp-nvm)进行ic测试的方法的流程图500。根据图5所绘示的范例实施例，ic将经历新的一组测试，这会扩大而非取代先前测试循环的结果。我们假定测试必须起始于对整个nvm的抹除。
94.该流程图是由(图1的)ate 104所执行，且起始于复制测试结果步骤502，其中ate从mtp nvm读取先前测试所累积的结果，并将结果存储进随机存取存储器(ram)。再来，于抹除nvm步骤504，ate抹除nvm的完整内容。接着，ate进入运行附加测试步骤506。步骤506类似
于流程图200(从步骤204开始的部分)，除了出错(步骤210)及通过(步骤208)是编写进ate ram。
95.再来，于编写mvm步骤508，ate将已更新的测试结果从ate ram复制到mtp nvm，流程结束。
96.因此，通过使用ram暂时存储测试结果，可达到以mtp nvm取代otp的加强测试。
97.应理解的是，图5所绘示及以上所叙述的流程图为范例的流程图。在替代的实施例中，可使用其他的流程图。举例来说，在某些实施例中，在抹除mtp nvm之后，会将存储在ate ram中的测试结果的备份复制回mtp nvm，并将更进一步测试的结果写入mtp nvm。
98.图6a是根据本发明的实施例所绘示ic生产测试的第一方法的流程图600。该流程图是由耦接至(图1的)ic 100的ate 104所执行。根据图6a所绘示的范例实施例，ic 102并不需要控制电路(不像图2的流程图200)。
99.该流程图起始于运行ic测试步骤602，其中ate运行ic 100的各种测试。如以上所解释的，测试可包含必须总是通过的可复原测试、可以有时出错(但必须至少通过一次)的可复原测试，以及各种非测试程序，像是校准、个人化
…
等。
100.再来，于判断复合测试结果步骤604，ate根据于步骤602所进行的测试的结果，判断复合测试结果。该结果可为通过或出错。
101.最后，于编写复合测试结果步骤606，ate将复合测试结果编写进nvm存储器112，流程图结束。
102.应理解的是，图6a所绘示的流程图是引用作为范例。在替代的实施例中，可使用其他合适的流程图。举例来说，在一实施例中，ate 104可将所有测试结果，包含或不包含复合测试结果，编写进nvm 112。
103.图6b是根据本发明的实施例所绘示启动预测试ic的替代方案的流程图650。该流程图是以ic 102(例如ic 102中的处理器)所执行。
104.该流程图起始于开始启动序列步骤652，其中ic运行开始启动任务(例如运行bist)。再来，于读取复合测试结果步骤654，ic从nvm读取(已在ic生产测试中编写的)复合测试结果。
105.接着，于检查测试通过步骤656，ic检查所读取的测试结果是否为通过。若是，则ic进行进一步启动步骤658，执行附加的启动任务，然后离开流程图(启动已完成)。
106.若于步骤656，复合测试结果为出错，则ic中止启动(例如重置)。
107.因此，通过排除使用到未受测的ic(或是未通过测试的ic)的可能性，可显著提升测试的可靠性。
108.图1至图5所绘示及以上所叙述的生产测试系统100、ic 102、otp存储器112及otp字节402的设置，为范例的设置，以及流程图200、流程图300、流程图500、流程图600及流程图650，皆是用以阐明概念。在替代的实施例中，可使用其他合适的设置及流程图。使用合适的硬件，像是一或多个特殊应用集成电路(application-specific integrated circuit；asic)或场域可编程门阵列(field-programmable gate arrays)，或是使用软件、使用硬件，或者使用软件与硬件元件的组合，可实作ic 102的不同的子单元。
109.ate 104及/或ic 102可包括一或多个通用处理器，编写在软件中以实行在此所叙述的功能。举例来说，软件可在网路上，或者来自主机，以电子形式下载至处理器。替代地或
附加地，软件可由磁存储器、光学存储器或电子存储器之类的非暂态有形媒体所提供及/或存储。
110.虽然在此所叙述的实施例主要是针对ic生产测试，在此所叙述的方法及系统亦可用于其他应用中，像是在模组的生产测试中。
111.应理解的是，上述实施例是以范例的方式所列举，且本发明并非限制于上文所特别显示或叙述的内容。反之，本发明的范围包含上文所述的各种特征的组合及次组合，以及本领域通常知识者于阅读以上叙述时所能想到，且并未在现有技术中所公开的其变化或修改。本发明中作为参考所纳入的文件，应视为本技术不可或缺的一部分，除非在这些所纳入的文件中所定义的任何用语，与本说明书所明示或暗示的定义相冲突，则仅应考虑本说明书中的定义。

技术特征：

1.一种集成电路，其特征在于，包括：一非易失性存储器；以及启动电路，设置以启动所述集成电路，包含从所述非易失性存储器读取指示所述集成电路的生产测试是否已成功完成的一或多个数值，以及若所述一或多个数值指示所述生产测试并未成功完成，开始一反应行动。2.如权利要求1所述的集成电路，其特征在于，所述一或多个数值是由一通过/出错位所组成。3.如权利要求1所述的集成电路，其特征在于，所述一或多个数值已被一外部自动测试设备写入至所述非易失性存储器。4.如权利要求1所述的集成电路，其特征在于，更包括控制电路，设置以从一外部自动测试设备接收指示所述生产测试是否已成功完成的信息，以及基于所述信息将所述一或多个数值写入至所述非易失性存储器。5.如权利要求1所述的集成电路，其特征在于，所述一或多个数值包括一不可复原测试通过指示、一不可复原测试出错指示、一可复原测试出错指示、以及一可复原测试通过指示。6.如权利要求1所述的集成电路，其特征在于，所述一或多个数值相互正交。7.如权利要求1所述的集成电路，其特征在于，所述非易失性存储器是一单次可编程存储器。8.如权利要求1所述的集成电路，其特征在于，所述非易失性存储器是一多次可编程非易失性存储器。9.一种启动集成电路的方法，其特征在于，所述集成电路包含非易失性存储器，所述方法包含：从所述非易失性存储器读取指示所述集成电路的生产测试是否已成功完成的一或多个数值；以及若所述一或多个数值指示所述生产测试并未成功完成，开始一反应行动。10.如权利要求9所述的方法，其特征在于，所述一或多个数值是由一通过/出错位所组成。11.如权利要求9所述的方法，其特征在于，所述一或多个数值已被一外部自动测试设备所写入至所述非易失性存储器。12.如权利要求9所述的方法，其特征在于，更包括于所述集成电路中，从一外部自动测试设备接收指示所述生产测试是否已成功完成的信息，以及基于所述信息将所述一或多个数值写入至所述非易失性存储器。13.如权利要求9所述的方法，其特征在于，所述一或多个数值包括一不可复原测试通过指示、一不可复原测试出错指示、一可复原测试出错指示、以及一可复原测试通过指示。14.如权利要求9所述的方法，其特征在于，所述一或多个数值相互正交。15.如权利要求9所述的方法，其特征在于，所述非易失性存储器是一单次可编程存储器。16.如权利要求9所述的方法，其特征在于，所述非易失性存储器是一多次可编程非易失性存储器。

技术总结

本申请提供一种集成电路及其启动方法，所述集成电路包含非易失性存储器及启动电路。启动电路是设置以启动IC，包含从非易失性存储器读取指示IC的生产测试是否已成功完成的一或多个数值，以及若一或多个数值指示生产测试并未成功完成，开始反应行动。开始反应行动。开始反应行动。

技术研发人员：

尤佛

受保护的技术使用者：

新唐科技股份有限公司

技术研发日：

2022.04.20

技术公布日：

2023/3/2