非易失性存储电路的制作方法

1.本公开涉及一种非易失性存储电路。

背景技术：

2.常规上，功率门控(pg)被称为用于减少漏电流的低功耗技术。
3.此外，作为使用pg的非易失性触发器(nvff)，已经提出了连接到作为非易失性元件的磁隧道结(mtj)的应用pg的触发器电路，以允许当恢复供电源时逻辑当场恢复(例如，参见专利文献1)。使用这种mtj的nvff可以在维持稳定写入的同时在一定程度上抑制功耗。
4.引文列表
5.专利文献
6.专利文献1：wo 2016/185903a

技术实现要素：

7.技术问题
8.但是，为了在向mtj写入(存储)逻辑时允许足够大的电流流动，需要具有大电流供应能力并且具有带大供电源能力的可以作为反相器操作的晶体管组的驱动器。但是，取决于在从mtj进行逻辑恢复(恢复)时配置恢复路径的晶体管的平衡，驱动器输入变为中间电位，并且供电源(高电位侧供电源)和地(低电位侧供电源)可能会短路，导致大电流流过并增加功耗。
9.本技术是鉴于这样的情况而提出的，其目的在于实现一种能够在维持稳定写入的同时降低功耗的非易失性存储电路。
10.问题的解决方案
11.实施例的非易失性存储电路包括存储信息的易失性存储单元；非易失性存储单元，通过存储操作将易失性存储单元中的信息写入到非易失性存储单元，并通过恢复操作经由与存储操作中的存储路径不同的恢复路径将信息从非易失性存储单元读出到易失性存储单元；接收电源供应并执行存储操作的驱动器单元；以及在恢复操作期间切断对驱动器单元的电源供应的开关单元。
附图说明
12.图1是图示根据第一实施例的报头型ssr-nvff电路系统的nvdff电路的配置示例的图。
13.图2是存储路径的说明图。
14.图3是恢复路径的说明图。
15.图4是图示根据第二实施例的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。
16.图5是第二实施例的修改例的说明图。
17.图6是图示根据第三实施例的具有验证功能的报头型ssr-nvff电路系统的nvdff电路的配置示例的图。
18.图7是图示根据第四实施例的具有验证功能的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。
19.图8是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的配置示例的图。
20.图9是图示具有验证功能和设置/重置功能的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。
21.图10是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的另一个配置示例的图。
22.图11是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
23.图12是图示具有验证功能和设置/重置功能的页脚型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
24.图13是图示具有验证功能和设置/重置功能的页脚型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
具体实施方式
25.在下文中，将参考附图详细描述实施例。
26.[1]第一实施例
[0027]
图1图示了作为向其应用本技术的非易失性存储电路的报头型分割存储/恢复非易失性触发器(ssr-nvff)电路系统的非易失性d触发器(nvdff)的配置示例。
[0028]
图1中所示的nvdff电路10包括易失性存储单元11、存储驱动器12、晶体管13、晶体管14、存储驱动器15、晶体管16、晶体管17、晶体管18、晶体管19、非易失性存储单元20、反相器21、反相器22、控制驱动器23、or电路24和晶体管25。
[0029]
这里，晶体管13和晶体管16是p沟道mosfet。此外，晶体管14、晶体管17、晶体管18、晶体管19和晶体管25是n沟道mosfet。
[0030]
虽然在图1中每个晶体管由一个元件表示，但它实际上被配置为一组晶体管元件，其中相同类型的元件根据电流容量并联连接。在下文中，这同样适用于其它实施例。
[0031]
例如，在nvdff电路10中，p沟道mos晶体管(未示出)用作用于电源门控(pg)的电源开关。具体而言，例如，当电源开关接通时，从供电源线经由p沟道mos晶体管向nvdff电路10的各部分供应电力。此外，当电源开关关闭时，nvdff电路10的各部分与供电源线电气上断开以实现pg。
[0032]
易失性存储单元11被配置为触发器电路，其临时保持作为从外部供应的信息的存储数据，更具体而言，诸如与存储数据对应的电压电平之类的存储节点状态。
[0033]
易失性存储单元11包括反相器41、传输门42、主锁存器43、传输门44、从锁存器45和反相器46。
[0034]
在上述配置中，主锁存器43包括反相器51、反相器52和传输门53。
[0035]
此外，从锁存器45包括反相器61、反相器62、传输门63和晶体管(n沟道mosfet)64。
此外，从锁存器45包括存储节点n11和存储节点n12。
[0036]
在易失性存储单元11中，传输门42和传输门63在时钟信号c下降的定时接通。此外，传输门42和传输门63在时钟信号c上升的定时关闭。
[0037]
换句话说，传输门42和传输门63在反相时钟信号cb上升的定时关闭。此外，传输门42和传输门63在反相时钟信号cb上升的定时接通。
[0038]
另一方面，传输门53和传输门44在时钟信号c下降的定时关闭。此外，传输门53和传输门44在时钟信号c上升的定时接通。
[0039]
换句话说，传输门53和传输门44在反相时钟信号cb上升的定时接通。此外，传输门53和传输门44在反相时钟信号cb上升的定时关闭。
[0040]
在易失性存储单元11中，反相器41的输入侧为易失性存储单元11的输入端子。此外，反相器41的输出侧经由传输门42连接到反相器51的输入侧。
[0041]
此外，从锁存器45的存储节点n11经由传输门44连接到反相器51的输出侧。反相器51的输出端子也连接到反相器52的输入侧。
[0042]
此外，反相器52的输出侧经由传输门53连接到反相器51的输入侧。换句话说，传输门53的输出侧经由传输门53连接在反相器51和传输门42之间。
[0043]
从锁存器45包括临时保持与存储数据输入对应的电压电平的存储节点n11和存储节点n12。反相器61设置在存储节点n11和存储节点n12之间。
[0044]
此外，反相器46、反相器62和存储驱动器15的输入端子连接到存储节点n12。
[0045]
反相器46的输出侧为易失性存储单元11的输出端子。
[0046]
反相器62的输出侧经由传输门63连接到存储节点n11。此外，作为n沟道mosfet的晶体管64连接到传输门63的两端。换句话说，晶体管64的一端连接到传输门63的输入侧，并且晶体管64的另一端连接到传输门63的输出侧。具有预定电压电平的恢复控制信号sr1被供应给晶体管64的栅极。
[0047]
存储驱动器12的输入端子也连接到存储节点n11。
[0048]
存储驱动器12被配置为作为反相元件的反相器。换句话说，存储驱动器12包括作为p沟道mosfet的晶体管71和作为n沟道mosfet的晶体管72。
[0049]
在存储驱动器12中，晶体管72连接到晶体管71的一个端子。晶体管71的另一个端子经由晶体管13连接到供电源。
[0050]
这里，存储控制信号sr2的反相信号经由反相器21被供应给晶体管13的栅极。
[0051]
此外，晶体管72的与晶体管71连接到的端子相对侧的端子经由晶体管14接地。这里，存储控制信号sr2被供应给晶体管14的栅极。
[0052]
此外，包括晶体管71和晶体管72的反相器的输出端经由节点n13连接到非易失性存储单元20。
[0053]
存储驱动器15被配置为作为反相元件的反相器。换句话说，存储驱动器15包括作为p沟道mosfet的晶体管81和作为n沟道mosfet的晶体管82。
[0054]
在存储驱动器15中，晶体管82连接到晶体管81的一个端子。晶体管81的另一个端子经由晶体管16连接到供电源。
[0055]
这里，存储控制信号sr2的反相信号经由反相器22被供应给晶体管16的栅极。
[0056]
此外，晶体管82的与晶体管81连接到的端子相对侧的端子经由晶体管17接地。这
里，存储控制信号sr2被供应给晶体管17的栅极。
[0057]
此外，包括晶体管81和晶体管82的反相器的输出端经由节点n14连接到非易失性存储单元20。
[0058]
非易失性存储单元20是非易失性存储器。在存储(写入)时，与存储节点n11和存储节点n12中的电压电平对应的存储数据被写入到非易失性存储单元20。
[0059]
此外，在恢复(读取)时，非易失性存储单元20中保持的存储数据，即保持的电压电平经由与存储路径不同的路径被读出到存储节点n11和存储节点n12。
[0060]
非易失性存储单元20包括存储元件91和存储元件92。存储元件91和存储元件92可以被配置为非易失性存储元件，诸如作为磁阻元件的磁隧道结(mtj)元件和作为电阻变化型存储器的电阻随机存取存储器(reram)。但是，图1中的示例图示了mtj。
[0061]
这里，将描述mtj。
[0062]
mtj包括受钉扎层(p层)、自由层(f层)和形成在受钉扎层和自由层之间的势垒层。mtj是非易失性存储元件，其可以取决于施加的电压将电阻改变为高电阻状态或低电阻状态。
[0063]
因此，例如，mtj的高电阻状态可以与指示高电压电平的“h”电平相关联，即“1”作为存储数据，以在mtj中存储信息。类似地，mtj的低电阻状态可以与指示低电压电平的“l”电平相关联，即“0”作为存储数据，以在mtj中存储信息。
[0064]
在下文中，在实施例的描述中，mtj的低电阻状态将被称为平行状态(在下文中称为p状态)，并且高电阻状态将被称为反平行状态(在下文中称为ap状态)。
[0065]
在非易失性存储单元20中，存储元件91的自由层(f层)连接到控制线l11，并且与自由层相对的一侧，即存储元件91的受钉扎层(p层)连接到节点n14。
[0066]
节点n14连接到存储驱动器15的输出端，并且还经由晶体管18连接到存储节点n11。
[0067]
类似地，存储元件92的自由层连接到控制线l11，并且存储元件92的受钉扎层连接到节点n13。
[0068]
节点n13连接到存储驱动器12的输出端，并且还经由晶体管19连接到存储节点n12。
[0069]
恢复控制信号sr1被供应给晶体管18和晶体管19的栅极。
[0070]
此外，用于控制控制线l11中的电压电平的控制驱动器23连接到控制线l11，控制线l11连接到存储元件91和存储元件92。
[0071]
控制驱动器23包括作为反相元件的反相器。换句话说，控制驱动器23包括作为p沟道mosfet的晶体管101和作为n沟道mosfet的晶体管102。
[0072]
在控制驱动器23中，晶体管101的一个端子连接到供电源并且晶体管102和控制线l11连接到晶体管101的另一个端子。
[0073]
此外，晶体管102的与晶体管101和控制线l11连接到的端子相对的端子经由晶体管25接地。
[0074]
控制信号ctrl被供应给控制驱动器23的输入端子，即晶体管101的栅极和晶体管102的栅极。
[0075]
or电路24的输出端连接到晶体管25的栅极，并且恢复控制信号sr1和存储控制信
号sr2被供应给or电路24的输入端。
[0076]
例如，当一个nvdff电路10被视为构成存储器的一个单元并且在存储器中设有多个单元时，每个nvdff电路10中的晶体管25被配置为在存储模式和恢复模式中接通。
[0077]
此时，作为用于接通晶体管25的or电路24，可以为所有多个单元，即所有多个nvdff电路10设有一个公共or电路。
[0078]
接下来，将描述第一实施例的nvdff电路10的操作。
[0079]
作为nvdff电路10中的操作模式，有四种操作模式：活动模式、存储模式、睡眠模式和恢复模式。
[0080]
当nvdff电路10操作时，操作模式按照活动模式
→
存储模式
→
睡眠模式
→
恢复模式的顺序依次改变。
[0081]
首先，在活动模式中，接通电源开关(未示出)。
[0082]
此外，恢复控制信号sr1被设置为“h”电平，并且晶体管18和晶体管19接通。换句话说，晶体管18和晶体管19处于开启(on)状态(导通状态)。
[0083]
此时，由于存储控制信号sr2被设置为“l”电平，因此晶体管14和晶体管17截止(非导通状态)。此外，反相器21和反相器22输出“h”电平，并且晶体管13和晶体管16也截止(非导通状态)。
[0084]
因此，存储驱动器12和存储驱动器15变为不供应电力的状态。
[0085]
在这种情况下，例如，当“l”电平作为存储数据被输入到反相器41时，反相器41输出“h”电平。该“h”电平信号在时钟信号c下降的定时，即传输门42接通的定时被输入到反相器51。
[0086]
然后，在时钟信号c下一次上升的定时，传输门53和传输门44接通。因此，由于反相器51和反相器52的环路，反相器51输出“l”电平。作为反相器51的输出的“l”电平信号经由传输门44作为存储数据供应给存储节点n11。
[0087]
因此，连接到存储节点n11的反相器61输出“h”电平，并且连接到存储节点n12的反相器46输出“l”电平。
[0088]
此后，在时钟信号c下降的定时，传输门53和传输门44关闭。在时钟信号c并行下降的定时，传输门42和传输门63接通。因此，由于反相器61和反相器62的环路，存储节点n11保持(存储)指示存储数据的“l”电平。类似地，存储节点n12保持作为反相的存储数据的“h”电平。
[0089]
当以这种方式输入的存储数据被从锁存器45锁存时，时钟信号c的切换将停止。
[0090]
接下来，在存储模式中，恢复控制信号sr1被设置为“l”电平，并且晶体管18和晶体管19截止。换句话说，晶体管18和晶体管19变为非导通状态。
[0091]
此时，由于存储控制信号sr2被设置为“h”电平，因此晶体管14和晶体管17接通(导通状态)。此外，反相器21和反相器22输出“l”电平，并且晶体管13和晶体管16也接通(导通状态)。
[0092]
因此，存储驱动器12和存储驱动器15变为供应电力的状态。
[0093]
此时，控制信号sr1和控制信号sr2被供应(输入)到的or电路24输出“h”电平，使得其中“h”电平信号被供应到栅极的晶体管25接通。
[0094]
然后，由于存储节点n11的状态为“l”电平，因此连接到存储节点n11的存储驱动器
12中的晶体管71接通，并且存储驱动器12的输出端，即，节点n13变为“h”电平。
[0095]
另一方面，由于存储节点n12的状态为“h”电平，因此连接到存储节点n12的存储驱动器15中的晶体管82接通，并且存储驱动器15的输出端，即，节点n14变为“l”电平。
[0096]
此外，在该定时，当控制信号ctrl被设置为“l”电平时，例如，晶体管101在控制驱动器29接通，并且控制驱动器23的输出端，即，控制线l11变为“h”电平。
[0097]
图2是存储路径的说明图。
[0098]
这里，由于控制线l11处于“h”电平并且节点n14处于“l”电平，因此存储电流经由控制驱动器23、控制线l11、存储元件91、节点n14、晶体管82和晶体管17从连接到控制驱动器23的供电源流到地，如图2中所示。
[0099]
在这种情况下，在存储元件91中，电流(存储电流)从连接到控制线l11侧的自由层(f层)流到连接到节点n14侧的受钉扎层(p层)，使得存储元件91变为低电阻状态，即，p状态。
[0100]
因此，存储节点n12中保持的“h”电平状态被存储驱动器15反相并保持(存储)在存储元件91中。换句话说，存储节点n12中保持的“h”电平状态被反相并写入(存储)在存储元件91中。
[0101]
然后，当控制信号ctrl进一步从“l”电平状态切换到“h”电平状态时，控制驱动器23中的晶体管101截止并且晶体管102接通。
[0102]
因此，控制驱动器29的输出端子连接到的控制线l11经由晶体管25接地，并且变为“l”电平。
[0103]
然后，由于控制线l11处于“l”电平并且节点n13处于“h”电平，因此存储电流从连接到存储驱动器22的供电源经由晶体管71、节点n13、存储元件92、控制线l11、晶体管102和晶体管25流到地。
[0104]
在这种情况下，在存储元件92中，电流(存储电流)从连接到节点n13侧的受钉扎层(p层)流到连接到控制线l11侧的自由层(f层)，使得存储元件92变为高电阻状态，即，ap状态。
[0105]
因此，在存储节点n11中保持的“l”电平状态被存储驱动器22反相并且将被保持在存储元件92中。换句话说，存储节点n11中保持的“l”电平状态被反相并写入到存储元件92。
[0106]
在存储节点n11和存储节点n12中的电压电平状态以这种方式存储在存储元件92和存储元件91中之后，控制信号ctrl被设置为“l”电平并且存储操作结束。
[0107]
在上述存储操作中，存储电流流过例如图2中所示的路径。在图2中，与图1中对应的部分被赋予相同的附图标记以适当省略其描述。
[0108]
图2中的示例图示了在上述存储操作期间存储电流的路径(在下文中，也称为存储路径)。
[0109]
折线ln11指示在控制信号ctrl被设置为“l”电平的定时在存储元件91中存储信息(状态)时的存储路径。
[0110]
晶体管101、存储元件91、晶体管82和晶体管17布置在由该折线l21指示的存储路径上。
[0111]
另一方面，折线ln12指示在控制信号ctrl被设置为“h”电平的定时在存储元件92中存储信息(状态)时的存储路径。晶体管71、存储元件92、晶体管102和晶体管25布置在由
该折线l22指示的存储路径上。
[0112]
例如，wo 2016/185903a(在下文中，也称为专利文献1)提出了存储路径和恢复路径彼此不同的nvdff电路。
[0113]
在这样的nvdff电路中，nvdff电路10中未设有晶体管14、晶体管25、晶体管25和or电路24。此外，在nvdff电路中，晶体管设置在存储路径上对应于存储驱动器12和存储元件92之间以及存储驱动器15和存储元件91之间的位置处。
[0114]
在这种情况下，这两个晶体管中的一个始终具有其中mtj连接到晶体管的接地侧的源极连接。
[0115]
因此，当存储电流经由具有源极连接的晶体管流过mtj时，由于反向偏置效应，存储电流变小。因此，为了确保足够大的存储电流，需要加宽晶体管的栅极宽度。这导致电路尺寸增加。
[0116]
另一方面，在nvdff电路10中，晶体管23、晶体管17和晶体管25设置在地与存储驱动器12、存储驱动器15和控制驱动器23中的每一个之间。
[0117]
因此，在nvdff电路10中，不需要在存储驱动器12和存储元件92之间或在存储驱动器15和存储元件91之间提供晶体管。
[0118]
因此，在nvdff电路10中，没有晶体管在存储路径中具有源极连接，并且存储路径中的所有晶体管都具有其中存储元件连接到与接地侧相对侧的晶体管的漏极连接。
[0119]
具体而言，例如，布置在由折线ln11指示的存储路径中的晶体管17也具有漏极连接，其中存储元件92连接到漏极侧。此外，当存储电流在存储时流过晶体管14时，存储电流从存储元件92经由晶体管14流到地。因此，晶体管14具有漏极连接。
[0120]
类似地，布置在由折线ln12指示的存储路径中的晶体管25具有漏极连接，其中存储元件91连接到漏极侧(供电源侧)。
[0121]
因此，在nvdff电路10中，存储电流不会由于反向偏置效应而变小。因此，即使在使用具有窄栅极宽度的晶体管时也可以确保足够的存储电流。相应地，整个nvdff电路10的电路尺寸可以被抑制为小尺寸。
[0122]
此外，nvdff电路10具有这样的结构，其中存储驱动器在存储时接收从锁存器45的存储节点的电压电平，并且其输出经由不影响存储节点的电压电平的路径写入到存储元件中。因此，不会发生闩锁击穿。换句话说，可以执行稳定的写入。
[0123]
从这些事实中，根据nvdff电路10，可以在维持稳定写入的同时实现尺寸小且功耗低的nvdff电路10。
[0124]
返回对nvdff电路10的操作的描述，当存储节点n12和存储节点n11的状态在存储模式中被存储在存储元件91和存储元件92中时，模式在适当的定时转变为睡眠模式。
[0125]
在睡眠模式中，电源开关(未示出)被关闭以切断对nvdff电路10的供电源。因此，反相器46的输出侧的电压电平变为“l”电平。
[0126]
然后，当从睡眠状态返回时，执行恢复模式中的操作(恢复操作)。
[0127]
在恢复模式中，恢复控制信号sr1被设置为“h”电平并且晶体管18和晶体管19接通。
[0128]
此时，由于存储控制信号sr2被设置为“l”电平，晶体管14和晶体管17截止(非导通状态)。此外，反相器21和反相器22输出“h”电平，并且晶体管13和晶体管16也截止(非导通
状态)。
[0129]
因此，存储驱动器12和存储驱动器15变为不供应电力的状态。
[0130]
此时，由于恢复控制信号sr1处于“h”电平，并且存储控制信号sr2处于“l”电平，因此or电路24输出“h”电平，并且晶体管25接通。
[0131]
此外，控制信号ctrl被设置为“h”电平，控制驱动器23的晶体管102接通，并且控制线l11接地。换句话说，控制线l11变为“l”电平。
[0132]
图3是恢复路径的说明图。
[0133]
在这种情况下，当电源开关(未示出)接通时，如图3中所示，恢复电流经由存储器元件91和存储元件92从锁存器45的供电源电压所供应的一侧流到控制线l11。
[0134]
这里，如在上述示例中，假设存储元件91处于低电阻状态，即，p状态，并且存储元件92处于高电阻状态，即，ap状态。
[0135]
在这种情况下，如图3中所示，恢复电流流过折线ln21和折线ln22这两条路径(在下文中称为恢复路径)。
[0136]
由折线ln21指示的恢复路径是恢复电流经由晶体管19、节点n13、存储元件92、控制线l11、晶体管102和晶体管25从反相器61流到地的路径。
[0137]
由折线ln22指示的恢复路径是恢复电流经由传输门63、晶体管18、节点n14、存储元件91、控制线l11、晶体管102和晶体管25从反相器62流到地的路径。
[0138]
当恢复电流以这种方式在恢复路径ln21和ln22中的每一个中流动时，由于存储元件91和存储元件92之间的电阻差异，节点n13的电压上升到高于节点n14的电压。
[0139]
然后，与晶体管18相比，由于增加的源极电压，晶体管19的电导显著降低。因此，流过晶体管19的电流变得小于流过晶体管26的电流，其大于存储元件91和存储元件92的电阻之间的差。
[0140]
因此，存储节点n12的电压上升到存储节点n11的电压以上。由于通过从锁存器45中反相器61和反相器62的环路施加的正反馈，存储节点n12变为供电源电压(“h”电平)，并且存储节点n11变为地电平(“l”电平)。换句话说，与存储时存储节点n11和存储节点n12的电压电平状态相同的状态被恢复。
[0141]
例如，在专利文献1中描述的nvdff电路中，没有设置与nvdff电路10中的晶体管13、晶体管14、晶体管16和晶体管17对应的元件。另一方面，在nvdff电路10中，设有晶体管13、晶体管14、晶体管16和晶体管17以避免在恢复时浪费功耗。
[0142]
例如，假设在nvdff电路10中不设置晶体管13和晶体管14。在这种情况下，当恢复电流在恢复时经由传输门63、晶体管18、节点n14、存储元件91、控制线l11、晶体管102和晶体管25从反相器62流到地时，存储驱动器12的输入端将具有供电源电压和地电平之间的中间电压，并且晶体管71和晶体管72两者都接通。
[0143]
然后，在存储驱动器12中，大电流经由晶体管71和晶体管72从供电源流到地。因此，功耗增加。
[0144]
但是，实际上，nvdff电路10设有晶体管13和晶体管14。在恢复操作期间，晶体管13和晶体管14截止。因此，在存储驱动器12中，不需要的电流不会从供电源流到地。换句话说，如图3中所示，恢复电流经由晶体管19、节点n13、存储元件92、控制线l11、晶体管102和晶体管25从反相器61流到地。
[0145]
因此，即使在恢复时存储驱动器12的输入端变为供电源电压和地电平之间的中间电压时，晶体管71和晶体管72也是电气分离的。因此，恢复电流不经由晶体管71和晶体管72流动。
[0146]
与存储驱动器12的情况类似的情况也发生在存储驱动器15中。换句话说，在存储驱动器15中，如图3中所示，恢复电流经由晶体管81、节点n14、存储元件91、控制线l11、晶体管102和晶体管25从供电源流到地。
[0147]
类似地，在本实施例中，设有晶体管16和晶体管17，并且晶体管16和晶体管17在恢复操作期间截止。因此，对于存储驱动器15，不需要的电流也不会从供电源流到地。此时，如图3中所示，恢复电流经由传输门63、晶体管18、节点n14、存储元件91、控制线l11、晶体管102和晶体管25从反相器62流到地。
[0148]
因此，在第一实施例的nvdff电路10中，即使当存储驱动器12和存储驱动器15的输入端具有供电源电压和地电平之间的中间电压时，也没有浪费的恢复电流流动。相应地，可以降低功耗。
[0149]
在如上所述完成恢复之后，根据输入的存储数据执行上述活动模式、存储模式、睡眠模式和恢复模式中的每一个的操作。
[0150]
如上所述，根据nvdff电路10，可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0151]
[2]第二实施例
[0152]
在上述第一实施例中，已经描述了将本技术应用于报头型ssr-nvff电路系统的nvdff电路的示例。在第二实施例中，本技术还应用于页脚型ssr-nvff电路系统的nvdff电路。
[0153]
图4是图示第二实施例的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。在图4中，与图1的第一实施例中相同的部分被赋予相同的附图标记，并适当参考其描述。
[0154]
第二实施例的nvdff电路10a与第一实施例的nvdff电路10的不同之处在于晶体管18、晶体管19、非易失性存储单元20和or电路24被替换为晶体管211、晶体管212、非易失性存储单元20a和xnor电路24xn。
[0155]
在图4中所示的nvdff电路10a中，n沟道mosfet用作pg中的电源开关。具体而言，例如，当电源开关接通时，nvdff电路10a的每个部分经由n沟道mosfet接地。此外，当电源开关关闭时，nvdff电路10的每个部分都与地电气断开。换句话说，实现了pg。
[0156]
此外，非易失性存储单元20a包括被配置为mtj的存储元件221和存储元件222。
[0157]
在nvdff电路10a中，晶体管211设置在存储节点n11和节点n14之间。此外，在nvdff电路10a中，晶体管212设置在存储节点n12和节点n13之间。这些晶体管211和212是p沟道mosfet，并且控制信号sr1被供应给晶体管211和晶体管212的栅极。
[0158]
这里，存储元件221的受钉扎层(p层)连接到控制线l11，并且存储元件221的自由层(f层)连接到节点n14。此外，存储元件222的受钉扎层(p层)连接到控制线l11，并且存储元件222的自由层(f层)连接到节点n13。
[0159]
同样在第二实施例的nvdff电路10a中，如在第一实施例中一样，存储路径中的所有晶体管都具有漏极连接。
[0160]
具体而言，布置在存储路径中的晶体管18和晶体管19具有其中存储元件221和存
储元件222连接到漏极侧的漏极连接。类似地，布置在存储路径中的晶体管25也具有其中存储元件221和存储元件222连接到漏极侧的漏极连接。
[0161]
此外，控制信号sr1和控制信号sr2被供应给xnor电路24xn的输入端，并且xnor电路24n的输出端连接到晶体管25。
[0162]
接下来，将描述第二实施例的nvdff电路10a的操作。
[0163]
在第二实施例的nvdff电路10a中，在活动模式下执行与上述第一实施例中的操作相同的操作。
[0164]
此外，在存储模式中，恢复控制信号sr1被设置为“h”电平，并且晶体管211和晶体管212截止。
[0165]
此时，由于存储控制信号sr2被设置为“h”电平，因此晶体管14和晶体管17接通(导通状态)。此外，反相器21和反相器22输出“l”电平，并且晶体管13和晶体管16也接通(导通状态)。
[0166]
因此，存储驱动器12和存储驱动器15变为供应电力的状态。
[0167]
此外，被供应给控制信号sr1和控制信号sr2的xnor电路24xn的输出变为“h”电平，并且晶体管25接通。
[0168]
此外，例如，当控制信号ctrl被设置为“h”电平，然后控制信号ctrl被设置为l电平时，存储节点n11和n12的状态被存储在非易失性存储器中单元20a。
[0169]
换句话说，例如，假设存储节点n11的状态处于“l”电平并且存储节点n12的状态处于“h”电平。
[0170]
在这种情况下，存储驱动器12的晶体管71接通并且节点n13变为“h”电平。存储驱动器15的晶体管82接通并且节点n14变为“l”电平。
[0171]
这里，当控制信号ctrl被设置为“h”电平并且控制线l11变为“l”电平时，存储电流从节点n13侧流到存储元件222中的控制线l11侧，并且存储元件222变为低电阻状态(p状态)。因此，存储节点n11的电压电平状态被存储驱动器12原样保持(存储)在存储元件222中。
[0172]
当控制信号ctrl被设置为“l”电平并且控制线l11变为“h”电平时，存储电流从控制线l11侧流到存储元件221中的节点n14侧，并且存储元件221变为高电阻状态(ap状态)。因此，存储节点n12的电压电平状态被存储驱动器15原样保持(存储)在存储元件221中。
[0173]
在第二实施例的nvdff电路10a中，与第一实施例一样，具有源极连接的晶体管没有布置在存储路径中，并且存储路径中的所有晶体管都具有漏极连接。具体而言，晶体管18、晶体管19和晶体管25具有漏极连接。
[0174]
当存储模式中的操作结束并且模式转变到睡眠模式时，电源开关(未示出)关闭并且实现了pg。然后，当从睡眠状态返回时，执行恢复模式中的操作。
[0175]
在恢复模式中，恢复控制信号sr1被设置为“l”电平并且晶体管211和晶体管212接通。
[0176]
此时，由于存储控制信号sr2被设置为“l”电平，因此晶体管14和晶体管17截止(非导通状态)。此外，反相器21和反相器22输出“h”电平，并且晶体管13和晶体管16也截止(非导通状态)。
[0177]
因此，存储驱动器12和存储驱动器15变为不供应电力的状态。
[0178]
此时，由于恢复控制信号sr1处于“l”电平，并且存储控制信号sr2处于“l”电平，因此xnor电路24n输出“h”电平，并且晶体管25接通。
[0179]
此外，控制信号ctrl被设置为“l”电平，控制驱动器23的晶体管101接通，并且控制线l11连接到供电源。换句话说，控制线l11变为“h”电平。
[0180]
在这种状态下，当电源开关(未示出)接通时，恢复电流将流动。这里，如上述示例，假设存储元件221处于高电阻状态(ap状态)并且存储元件222处于低电阻状态(p状态)。
[0181]
顺便提及，由于在睡眠状态中到地的电流路径被切断，因此电路内部的节点的电压由于泄漏而上升到接近供电源电压的电压。然后，当电源开关(未示出)接通时，地电压被供应给从锁存器45。因此，恢复电流经由存储元件221和存储元件222从控制线l11流到从锁存器45侧。
[0182]
在这个示例中，存储元件221处于高电阻状态(ap状态)，并且存储元件222处于低电阻状态(p状态)。因此，当恢复电流流动时，由于存储元件221和存储元件222之间的电阻差异，节点n14的电压比节点n13的电压下降得更多。
[0183]
因此，与晶体管212相比，由于降低的源极电压，晶体管211的电导显著降低。因此，流过晶体管211的电流变得小于流过晶体管212的电流，其大于存储元件221和存储元件222之间的电阻差。
[0184]
因此，存储节点n11的电压比存储节点n12的电压下降得更多，并且通过从锁存器45中的反相器61和反相器62的环路施加正反馈。因此，存储节点n12变为供电源电压(“h”电平)，并且存储节点n11变为地电平(“l”电平)。换句话说，与存储时存储节点n11和存储节点n12的电压电平状态相同的状态被恢复。
[0185]
在这种情况下，与第一实施例的情况一样，晶体管13、晶体管14、晶体管16和晶体管17截止。因此，恢复电流不经由晶体管13、晶体管14、晶体管16和晶体管17从供电源流到地。相应地，抑制了浪费的功耗。
[0186]
在恢复完成之后，根据输入的存储数据执行活动模式、存储模式、睡眠模式和恢复模式中的每一个的操作。
[0187]
如上所述，同样在第二实施例中，与第一实施例相同，可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0188]
[2.1]第二实施例的修改例
[0189]
图5是第二实施例的修改例的说明图。在图5中，与图4的第二实施例相同的部分被赋予相同的附图标记，并适当参考其描述。
[0190]
第二实施例的修改例的nvdff电路10b与第二实施例的nvdff电路10a的不同之处在于nvdff电路10b设有：被配置为其中一个端子连接到供电源的p沟道mosfet的晶体管25a、向晶体管25a的栅极输出控制信号的xor电路24xa，以及其中晶体管101的一个端子连接到晶体管25a的另一个端子并且晶体管102的一个端子连接到地的控制驱动器23。
[0191]
接下来，将描述第二实施例的修改例的操作。
[0192]
在第二实施例的修改例中，与第二实施例中一样，在活动模式下执行与第一实施例的操作相同的操作。
[0193]
此外，在存储模式中，恢复控制信号sr1被设置为“h”电平，并且晶体管211和晶体管212截止。
[0194]
此时，由于存储控制信号sr2被设置为“h”电平，因此晶体管14和晶体管17接通(导通状态)。此外，反相器21和反相器22输出“l”电平，并且晶体管13和晶体管16也接通(导通状态)。
[0195]
因此，存储驱动器12和存储驱动器15变为供应电力的状态。
[0196]
此外，控制信号sr1和控制信号sr2被供应到的xor电路24xa输出“l”电平，并且晶体管25a接通。
[0197]
此外，例如，当控制信号ctrl被设置为“h”电平，并且然后控制信号ctrl被设置为“l”电平时，存储节点n11和n12的状态被存储在非易失性存储单元20a中。
[0198]
换句话说，例如，假设存储节点n11的状态处于“l”电平并且存储节点n12的状态处于“h”电平。
[0199]
在这种情况下，存储驱动器12的晶体管71接通并且节点n13变为“h”电平。存储驱动器15的晶体管82接通并且节点n14变为“l”电平。
[0200]
这里，当控制信号ctrl被设置为“h”电平并且控制线l11变为“l”电平时，存储电流从节点n13侧流到存储元件222中的控制线l11侧，并且存储元件222变为低电阻状态(p状态)。因此，存储节点n11的电压电平状态被存储驱动器12原样保持(存储)在存储元件222中。
[0201]
当控制信号ctrl被设置为“l”电平并且控制线l11变为“h”电平时，存储电流从控制线l11侧流到存储元件221中的节点n14侧，并且存储元件221变为高电阻状态(ap状态)。因此，存储节点n12的电压电平状态被存储驱动器15原样保持(存储)在存储元件221中。
[0202]
同样在第二实施例的修改例中，如在第一实施例中，具有源极连接的晶体管没有布置在存储路径中，并且存储路径中的所有晶体管都具有漏极连接。具体而言，晶体管18、晶体管19和晶体管25a具有漏极连接。
[0203]
当存储模式中的操作结束并且模式转变到睡眠模式时，电源开关(未示出)关闭并且实现了pg。然后，当从睡眠状态返回时，执行恢复模式中的操作。
[0204]
在恢复模式中，恢复控制信号sr1被设置为“l”电平并且晶体管211和晶体管212接通。
[0205]
此时，由于存储控制信号sr2被设置为“l”电平，因此晶体管14和晶体管17截止(非导通状态)。此外，反相器21和反相器22输出“h”电平，并且晶体管13和晶体管16也截止(非导通状态)。
[0206]
因此，存储驱动器12和存储驱动器15变为不供应电力的状态。
[0207]
此时，由于恢复控制信号sr1处于“l”电平，并且存储控制信号sr2处于“l”电平，因此xnor电路24na输出“l”电平，并且晶体管25a接通。
[0208]
此外，控制信号ctrl被设置为“l”电平，控制驱动器23的晶体管101接通，并且控制线l11连接到供电源。换句话说，控制线l11变为“h”电平。
[0209]
在这种状态下，当电源开关(未示出)接通时，恢复电流将流动。这里，如上述示例，假设存储元件221处于高电阻状态(ap状态)并且存储元件222处于低电阻状态(p状态)。
[0210]
顺便提及，由于在睡眠状态中到地的电流路径被切断，因此电路内部的节点的电压由于泄漏而上升到接近供电源电压的电压。然后，当电源开关(未示出)接通时，地电压被供应给从锁存器45。因此，恢复电流经由存储元件221和存储元件222从控制线l11流到从锁
存器45侧。
[0211]
在这个示例中，由于存储元件221处于高电阻状态(ap状态)并且存储元件222处于低电阻状态(p状态)，因此，当恢复电流流动时，由于存储元件221和存储元件222之间的电阻差异，节点n14的电压比节点n13的下降得更多。
[0212]
因此，与晶体管212相比，由于降低的源极电压，晶体管211的电导显著降低。因此，流过晶体管211的电流变得小于流过晶体管212的电流，其大于存储元件221和存储元件222之间的电阻差。
[0213]
因此，存储节点n11的电压比存储节点n12的电压下降得更多，并且通过从锁存器45中的反相器61和反相器62的环路施加正反馈。因此，存储节点n12变为供电源电压(“h”电平)，并且存储节点n11变为地电平(“l”电平)。换句话说，与存储时存储节点n11和存储节点n12的电压电平状态相同的状态被恢复。
[0214]
在这种情况下，与第一实施例和第二实施例相同，由于晶体管13、晶体管14、晶体管16和晶体管17截止，因此恢复电流不经由晶体管13、晶体管14、晶体管16和晶体管17从供电源流到地。因此，抑制了浪费的功耗。
[0215]
在恢复完成后，根据输入的存储数据执行活动模式、存储模式、睡眠模式和恢复模式中的每一个的操作。
[0216]
如上所述，同样在第二实施例的修改例中，与第一实施例相同，可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0217]
[3]第三实施例
[0218]
在上述第一和第二实施例中，已经描述了将本技术应用于报头或页脚型ssr-nvff电路系统的nvdff电路的示例。第三实施例给出了具有验证功能的报头型ssr-nvff电路系统的nvdff电路的示例。
[0219]
图6是图示根据第三实施例的具有验证功能的报头型ssr-nvff电路系统的nvdff电路的配置示例的图。在图6中，与图1的第一实施例相同的部分被赋予相同的附图标记，并适当参考其描述。
[0220]
第三实施例的nvdff电路10c与第一实施例的不同之处在于设有三输入or电路24a来代替or电路24，并且输入恢复控制信号sr1、存储控制信号sr2和验证恢复控制信号sr3。还有，nvdff电路10c配备有比较单元250，当输入验证恢复控制信号sr3时，该比较单元确定是否执行正确写入。
[0221]
接下来，将描述比较单元250的配置。
[0222]
比较单元250包括反相器251、反相器252、晶体管253、晶体管254和xor电路255。
[0223]
反相器251的输入端连接到晶体管253的一个端子，其中验证恢复控制信号sr3输入到栅极端子。反相器251的输出连接到反相器252的输入端子和其中输入验证恢复控制信号sr3的晶体管253的一个端子。
[0224]
反相器252的输出连接到反相器251的输入，并与反相器251协作以配置锁存电路。
[0225]
晶体管253的另一个端子连接到节点n14。此外，晶体管254的另一个端子连接到节点n13。
[0226]
xor电路255的一个端子连接到反相器251的输出，并且xor电路255的另一个端子连接到存储节点n12。当写入数据与实际写入数据不匹配时，输出“h”电平信号。
[0227]
接下来，将描述第三实施例中的操作。
[0228]
由于存储时的操作和恢复时的操作与第一实施例中的操作相同，因此将描述验证恢复时的操作。
[0229]
在执行验证恢复操作之前，假设数据已被存储操作写入。
[0230]
在验证恢复模式中，恢复控制信号sr1被设置为“l”电平并且晶体管18和晶体管19截止。换句话说，晶体管18和晶体管19变为非导通状态。
[0231]
此时，由于存储控制信号sr2也被设置为“l”电平，因此晶体管14和晶体管17截止(非导通状态)。此外，反相器21和反相器22输出“h”电平，并且晶体管13和晶体管16也截止(非导通状态)。
[0232]
因此，存储驱动器12和存储驱动器15变为供应电力的状态。
[0233]
另一方面，由于验证恢复控制信号sr3被设置为“h”电平，因此被供应(输入)了恢复控制信号sr1、存储控制信号sr2和验证恢复控制信号sr3的or电路24a输出“h”电平。因此，其中处于“h”电平的or电路24a的输出被供应给栅极的晶体管25接通。
[0234]
此外，其中“h”电平被供应给栅极的晶体管253和晶体管254也接通。
[0235]
然后，在晶体管253和晶体管254截止之前的时段中，反相器251和反相器252的环路保持(存储)指示节点n13和节点n14的存储数据的电平。
[0236]
因此，反相器251的输出，即，其中节点n14的存储数据被反相的电平，被输入到xor电路255的一个输入端子。
[0237]
此外，存储节点n12中存储的信号电平被输入到xor电路255的另一个输入端子。此时，当写入被正确执行时，存储节点n12中存储的存储数据等于节点n14中存储数据的反相数据。因此，xor电路255的输出变为“l”电平。
[0238]
另一方面，当写入没有被正确执行时，存储节点n12中存储的存储数据不等于节点n14中存储数据的反相数据。换句话说，xor电路255输出“h”电平。
[0239]
因此，可以容易地根据xor电路255的输出确定写入是否被正确执行。
[0240]
此外，如在第一实施例中，即使当存储驱动器12和存储驱动器15的输入端具有供电源电压和地电平之间的中间电压时，也不会流动浪费的恢复电流并且可以减少功耗。相应地，验证恢复操作提高了存储操作的可靠性，并且可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0241]
[4]第四实施例
[0242]
在上述第三实施例中，已经描述了本技术应用于具有验证功能的报头型ssr-nvff电路系统的nvdff电路。在第四实施例中，本技术应用于具有验证功能的页脚型ssr-nvff电路系统的nvdff电路。
[0243]
图7是图示根据第四实施例的具有验证功能的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。在图7中，与图6的第三实施例中相同的部分被赋予相同的附图标记，并将适当参考其描述。
[0244]
第四实施例的nvdff电路10d与第三实施例的不同之处在于设有三输入xnor电路24xna代替or电路24，以及输入恢复控制信号sr1、存储控制信号sr2和验证恢复控制信号sr3。
[0245]
根据该配置，存储操作和恢复操作与第二实施例中的操作相同，并且验证恢复操
作与第三实施例相同。
[0246]
因此，同样在第四实施例中，与在第三实施例中一样，即使当存储驱动器12和存储驱动器15的输入端变成供电源电压和地电平之间的中间电压时，浪费的恢复电流也不流动并且可以减少功耗。相应地，验证恢复操作提高了存储操作的可靠性，并且可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0247]
[5]第五实施例
[0248]
图8是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的配置示例的图。
[0249]
在图8中，与图1中的第一实施例中相同的部分被赋予相同的附图标记。
[0250]
图8中所示的nvdff电路10e包括易失性存储单元11、存储驱动器12、晶体管13、晶体管14、存储驱动器15、晶体管16、晶体管17、晶体管18、晶体管19、非易失性存储单元20、反相器21、反相器22、控制驱动器23、三输入or电路24a、晶体管25和比较单元250a。
[0251]
这里，晶体管13和晶体管16是p沟道mosfet。此外，晶体管14、晶体管17、晶体管18、晶体管19和晶体管25是n沟道mosfet。
[0252]
易失性存储单元11包括反相器41、传输门42、主锁存器43a、传输门44、从锁存器45a和反相器46。与第一实施例中的易失性存储单元11的不同之处在于主锁存器43a和从锁存器45a的配置。将描述这些，并且对于其它将参考第一实施例的描述。
[0253]
主锁存器43a包括nand电路301、nand电路302和传输门53。
[0254]
此外，从锁存器45a包括nand电路303、nand电路304、传输门63和晶体管(n沟道mosfet)64。
[0255]
在易失性存储单元11中，反相器41的输入侧为易失性存储单元11的输入端子，并且反相器41的输出侧经由传输门42连接到nand电路301的一个输入端子。设置信号sn输入到nand电路301的另一个输入端子，并且从锁存器45的存储节点n11经由传输门44连接到nand电路301的输出端子，并且nand电路301的输出端子连接到nand电路302的一个输入端子。
[0256]
重置信号cn输入到nand电路302的另一个输入端子，并且nand电路302的输出端子经由传输门53连接到nand电路301的一个输入端子。换句话说，nand电路302的输出经由传输门53连接在nand电路301和传输门42之间。
[0257]
从锁存器45a具有临时保持与存储数据输入对应的电压电平的存储节点n11和存储节点n12。nand电路303设置在存储节点n11和存储节点n12之间，并且存储节点n11连接到nand电路303的一个输入端子。
[0258]
重置信号cn输入到nand电路303的另一个输入端子，并且nand电路303的输出端子连接到存储节点n12。
[0259]
此外，存储节点n12连接到nand电路304的一个输入端子。
[0260]
设置信号sn输入到nand电路304的另一个输入端子，并且nand电路304的输出端子经由传输门63连接到存储节点n11。此外，作为n沟道mosfet的晶体管64连接到传输门63的两端。换句话说，晶体管64的一端连接到传输门63的输入侧，并且晶体管64的另一端连接到传输门63的输出侧。具有预定电压电平的恢复控制信号sr1被供应给晶体管64的栅极。
[0261]
在三输入or电路24a中，输入恢复控制信号sr1、存储控制信号sr2和验证恢复控制
信号sr3，并且它们的逻辑和被输入到晶体管25的栅极。
[0262]
当输入验证恢复控制信号sr3时，比较单元250a确定是否已正确地执行写入。
[0263]
这里，将描述比较单元250a的配置。
[0264]
比较单元250a包括nand电路305、nand电路306、晶体管253、晶体管254和xor电路255。
[0265]
nand电路305的一个输入端子连接到晶体管253的一个端子，其中验证恢复控制信号sr3输入到栅极。设置信号sn输入到nand电路305的另一个输入端子，并且nand电路304的输出端子连接到晶体管253的一个端子，其中验证恢复控制信号sr3输入到一个输入端子和nand电路306的栅极端子。
[0266]
nand电路306的输出端子连接到nand电路305的一个输入端子。
[0267]
晶体管253的另一个端子连接到节点n14。此外，晶体管254的另一个端子连接到节点n13。
[0268]
xor电路255的一个端子连接到nand电路305的输出端子，并且另一个端子连接到存储节点n12。当写入数据与实际写入数据不匹配时，输出“h”电平信号。
[0269]
接下来，将描述第五实施例的操作。
[0270]
首先，在描述详细操作之前，将描述设置信号sn和重置信号cn。
[0271]
第五实施例的nvdff电路10e中的设置信号sn和重置信号cn的组合根据三种操作模式为三种。
[0272]
操作模式是正常模式、设置模式和重置模式，并且设置信号sn和重置信号cn有如下所示的三种组合。
[0273]
正常模式：sn＝"h"，cn＝"h"
[0274]
设置模式：sn＝"l"，cn＝"h"
[0275]
重置模式：sn＝"h"，cn＝"l"
[0276]
首先，将主要描述在正常模式中主锁存器43a、从锁存器45a和比较单元250a的操作。
[0277]
当设置信号sn＝“h”和重置信号cn＝“h”在主锁存器43a中被设置时，nand电路301和nand电路302分别有效地用作反相器。
[0278]
此外，在从锁存器45a中，当设置信号被设置为sn＝“h”并且重置信号被设置为cn＝“h”时，nand电路303和nand电路304分别有效地用作反相器。
[0279]
因此，第五实施例的易失性存储单元11实际上与第一实施例的易失性存储单元11相同，并根据恢复控制信号sr1和存储控制信号sr2的状态执行相同的操作。
[0280]
此外，当设置信号sn＝“h”和重置信号cn＝“h”在比较单元250a中被设置时，nand电路301和nand电路302分别有效地用作反相器。因此，nand电路301和nand电路302一起工作以作为锁存电路操作。
[0281]
因此，第五实施例的比较单元250a实际上与第三实施例的比较单元250相同，并且根据验证恢复控制信号sr3的状态执行相同的操作。
[0282]
接下来，将主要描述在设置模式中主锁存器43a、从锁存器45a和比较单元250a的操作。
[0283]
当设置信号sn＝“l”和重置信号cn＝“h”在主锁存器43a中被设置时，nand电路301
始终输出“h”，并且nand电路302有效地用作反相器并且始终输出“l”。
[0284]
此外，当设置信号sn＝“l”和重置信号cn＝“h”在从锁存器45a中被设置时，nand电路303始终输出“h”，并且nand电路304实际上用作反相器并且始终输出“l”。
[0285]
此外，当设置信号sn＝“l”和重置信号cn＝“h”在比较单元250a中被设置时，nand电路305始终输出“h”，并且nand电路306实际上用作反相器并且始终输出“l”。
[0286]
因此，第五实施例的主锁存器43a、从锁存器45a和比较单元250a无论输入状态如何都维持上述恒定设置状态。
[0287]
接下来，将主要描述在重置模式中主锁存器43a、从锁存器45a和比较单元250a的操作。
[0288]
当设置信号sn＝“h”和重置信号cn＝“l”在主锁存器43a中被设置时，nand电路301有效地用作反相器并且始终输出“l”，并且nand电路302始终输出“h”。
[0289]
此外，当设置信号sn＝“l”和重置信号cn＝“h”在从锁存器45a中被设置时，nand电路303有效地用作反相器并且始终输出“l”，并且nand电路303始终输出“h”。
[0290]
此外，当设置信号sn＝“h”和重置信号cn＝“l”在比较单元250a中被设置时，nand电路305实际上用作反相器并且始终输出“l”，并且nand电路306始终输出“h”。
[0291]
因此，第五实施例的主锁存器43a、从锁存器45a和比较单元250a无论输入状态如何都维持上述恒定重置状态。
[0292]
如上所述，根据第五实施例的配置，实现了与第一实施例和第三实施例的效果相同的效果，并且nvdff电路10e的操作状态可以通过设置信号sn和重置信号cn被固定到预定状态。相应地，可以容易地确认nvdff电路10e的操作状态。
[0293]
[6]第六实施例
[0294]
图9是图示具有验证功能和设置/重置功能的页脚型ssr-nvff电路系统的nvdff电路的配置示例的图。
[0295]
在图9中，与图8中的第五实施例中相同的部分被赋予相同的附图标记。
[0296]
第六实施例中的nvdff电路10f与第五实施例的不同之处在于设有三输入xnor电路24xna代替三输入or电路24a，以及输入恢复控制信号sr1、存储控制信号sr2和验证恢复控制信号sr3。
[0297]
根据这些配置，存储操作和恢复操作与第二实施例中的操作相同，并且验证恢复操作与第五实施例相同。
[0298]
因此，同样在第六实施例中，如在第五实施例中一样，即使当存储驱动器12和存储驱动器15的输入端变成供电源电压和地电平之间的中间电压时，浪费的恢复电流也不流动并且可以减少功耗。相应地，验证恢复操作提高了存储操作的可靠性，并且可以在维持稳定写入的同时减小尺寸并保持低功耗。
[0299]
[7]第七实施例
[0300]
图10是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的另一个配置示例的图。
[0301]
在图10中，与图8中相同的部分被赋予相同的附图标记，并参考其详细描述。
[0302]
在图10中，与图8中的第五实施例的不同之处在于，在构成从锁存器45a的nand电路303和nand电路304(高电位侧电源端子)中设有电源门控开关401和电源门控开关402，以
当从锁存器45a未使用时，切断对nand电路303和nand电路304的电源供应并且减少漏电流。还有，在构成比较单元250a的nand电路305和nand电路305(高电位侧电源端子)中设有电源门控开关403和电源门控开关404，以当比较单元250a未使用时，切断对nand电路305和nand电路306的电源供应并且减少漏电流。
[0303]
因此，根据第七实施例，当从锁存器45a未使用时，控制信号lpgs关闭(非导通状态)电源门控开关401和电源门控开关402以切断nand电路303和nand电路304的电源供应。相应地，经由nand电路303和nand电路304的漏电流被切断以进一步降低功耗。
[0304]
此外，当比较单元250a未使用时，控制信号lpgb关闭(非导通状态)对电源门控开关403和电源门控开关404的电源供应以切断nand电路305和nand电路306的电源供应。相应地，经由nand电路305和nand电路306的漏电流被切断以进一步降低功耗。
[0305]
如上所述，根据第七实施例，除了第五实施例的效果之外，当从锁存电路45a或比较单元250a未使用时，从锁存电路45a或比较单元250a的电源供应被切断，并且因此可以进一步减少漏电流。
[0306]
[8]第八实施例]
[0307]
图11是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
[0308]
在图11中，与图10中相同的部分被赋予相同的附图标记，并参考其详细描述。
[0309]
在图11中，与图10中的第七实施例的不同之处在于，晶体管18的一个端子连接到晶体管64和传输门63之间的连接点，而不是存储节点n11，以便在恢复时改变电流路径。
[0310]
根据这种配置，除了第七实施例的效果之外，在恢复时经由晶体管64形成到晶体管18的电流路径。相应地，可以进一步减少漏电流以降低功耗。
[0311]
[9]第九实施例
[0312]
图12是图示具有验证功能和设置/重置功能的页脚型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
[0313]
在图12中，与图9中相同的部分被赋予相同的附图标记，并参考其详细描述。
[0314]
在图12中，与图9中的第六实施例的不同之处在于，在构成从锁存器45a的nand电路303和nand电路304(低电位侧电源端子)中设有电源门控开关411和电源门控开关412，以当从锁存器45a未使用时，切断对nand电路303和nand电路304的电源供应并减少漏电流。还有，在构成比较单元250a的nand电路305和nand电路305(低电位侧电源端子)中设有电源门控开关413和电源门控开关414，以当比较单元250a未使用时，切断对nand电路305和nand电路306的电源供应。
[0315]
因此，根据第九实施例，当从锁存器45a未使用时，控制信号lpgs关闭(打开状态)电源门控开关411和电源门控开关412以切断对nand电路303和nand电路304的电源供应。因此，经由nand电路303和nand电路304的漏电流被切断以进一步降低功耗。
[0316]
此外，当比较单元250a未使用时，控制信号lpgb关闭(打开状态)电源门控开关413和电源门控开关414以切断对nand电路305和nand电路306的电源供应。因此，经由nand电路305和nand电路306的漏电流被切断以进一步降低功耗。
[0317]
如上所述，根据第九实施例，除了第六实施例的效果之外，当从锁存电路45a或比较单元250a未使用时，从锁存电路45a或比较单元250a的电源供应被切断，并且因此可以进
一步减少漏电流。
[0318]
[10]第十实施例
[0319]
图12是图示具有验证功能和设置/重置功能的报头型ssr-nvff电路系统的nvdff电路的又一个配置示例的图。
[0320]
在图12中，与图11中相同的部分被赋予相同的附图标记，并参考其详细描述。
[0321]
在图12中，与图11中的第九实施例的不同之处在于，晶体管18的一个端子连接到晶体管64和传输门63之间的连接点，而不是存储节点n11，以在恢复时改变电流路径。
[0322]
根据这种配置，除了第九实施例的效果之外，在恢复时经由晶体管64形成到晶体管18的电流路径。相应地，可以进一步减少漏电流以降低功耗。
[0323]
本技术的实施例不限于上述实施例，并且可以在不脱离本技术的主旨的情况下进行各种改变。
[0324]
此外，本技术还可以具有以下配置。
[0325]
(1)
[0326]
一种非易失性存储电路，包括：
[0327]
易失性存储单元，用于存储信息；
[0328]
非易失性存储单元，通过存储操作将易失性存储单元中的信息写入到非易失性存储单元中，并通过恢复操作经由与存储操作中的存储路径不同的恢复路径将信息从非易失性存储单元中读出到易失性存储单元；
[0329]
驱动器单元，用于接收电源供应并执行存储操作；以及开关单元，用于在恢复操作期间切断对驱动器单元的电源供应。
[0330]
(2)
[0331]
根据(1)所述的非易失性存储电路，其中
[0332]
开关单元包括设置在高电位侧供电源和驱动器单元之间的第一开关。
[0333]
(3)
[0334]
根据(2)所述的非易失性存储电路，其中
[0335]
开关单元包括设置在低电位侧供电源和驱动器单元之间的第二开关。
[0336]
(4)
[0337]
根据(1)至(3)中的任一项所述的非易失性存储电路，其中
[0338]
驱动器单元被配置为反相器。
[0339]
(5)
[0340]
根据(2)或(3)所述的非易失性存储电路，其中
[0341]
第一开关是p沟道mos晶体管。
[0342]
(6)
[0343]
根据(3)所述的非易失性存储电路，其中
[0344]
第二开关是n沟道mos晶体管。
[0345]
(7)
[0346]
根据(1)至(6)中的任一项所述的非易失性存储电路，其中
[0347]
易失性存储单元包括第一存储节点和第二存储节点，非易失性存储单元包括第一存储元件和第二存储元件，第一存储节点和第一存储元件经由第一晶体管连接，以及第二
存储节点和第二存储元件经由第二晶体管连接。
[0348]
(8)
[0349]
根据(7)所述的非易失性存储电路，其中驱动器单元包括第一驱动器和第二驱动器，
[0350]
第一存储节点和第二存储元件经由第二驱动器连接，以及第二存储节点和第一存储元件经由第一驱动器连接。
[0351]
(9)
[0352]
根据(8)所述的非易失性存储电路，其中
[0353]
第一存储元件和第二存储元件是mtj或reram。
[0354]
参考符号列表
[0355]
10、10a-10f nvdff电路
[0356]
11易失性存储单元
[0357]
12存储驱动器(第一驱动器)
[0358]
15存储驱动器(第二驱动器)
[0359]
13，16晶体管(第一开关，开关单元)
[0360]
14，17晶体管(第二开关，开关单元)
[0361]
18，211晶体管(第二晶体管)
[0362]
19，212晶体管(第一晶体管)
[0363]
20，20a，213非易失性存储单元
[0364]
91，221mtj(第一存储元件)
[0365]
92，222mtj(第二存储元件)

技术特征：

1.一种非易失性存储电路，包括：易失性存储单元，用于存储信息；非易失性存储单元，所述易失性存储单元中的信息通过存储操作被写入到所述非易失性存储单元中，并且所述信息通过恢复操作经由与所述存储操作中的存储路径不同的恢复路径从所述非易失性存储单元被读出到所述易失性存储单元；驱动器单元，用于接收电源供应并执行所述存储操作；以及开关单元，用于在所述恢复操作期间切断对驱动器单元的电源供应。2.根据权利要求1所述的非易失性存储电路，其中所述开关单元包括设置在高电位侧供电源和驱动器单元之间的第一开关。3.根据权利要求2所述的非易失性存储电路，其中所述开关单元包括设置在低电位侧供电源和驱动器单元之间的第二开关。4.根据权利要求1所述的非易失性存储电路，其中所述驱动器单元被配置为反相器。5.根据权利要求2所述的非易失性存储电路，其中所述第一开关是p沟道mos晶体管。6.根据权利要求3所述的非易失性存储电路，其中所述第二开关是n沟道mos晶体管。7.根据权利要求1所述的非易失性存储电路，其中所述易失性存储单元包括第一存储节点和第二存储节点，所述非易失性存储单元包括第一存储元件和第二存储元件，所述第一存储节点和所述第一存储元件经由第一晶体管连接，以及所述第二存储节点和所述第二存储元件经由第二晶体管连接。8.根据权利要求7所述的非易失性存储电路，其中所述驱动器单元包括第一驱动器和第二驱动器，所述第一存储节点和所述第二存储元件经由所述第二驱动器连接，以及所述第二存储节点和所述第一存储元件经由所述第一驱动器连接。

技术总结

根据本发明的非易失性存储电路(10)提供有：存储信息的易失性存储单元(11)；非易失性存储单元(20)，通过存储操作将易失性存储单元中的信息写入到非易失性存储单元中，并通过恢复操作经由与存储操作时的存储路径不同的恢复路径将信息从非易失性存储单元读出到易失性存储单元(11)；接收电源供应并执行存储操作的驱动器单元(12，15)；以及在恢复操作期间切断对驱动器单元(12，15)的电源供应的开关单元(13，14，16，17)。17)。17)。