一种应用于低功耗芯片的修调电路的制作方法

1.本实用新型涉及集成电路技术领域，特别是涉及一种应用于低功耗芯片的修调电路。

背景技术：

2.在集成电路设计中，由于设计工艺的偏差，往往会造成参数精度不够，甚至超出了规格书的范围，这就需要对参数进行修调。在衡量芯片性能中，功耗是非常重要的一个指标，但是参数的修调电路需要一定的工作电流，只要芯片不掉电，此电流就会一直存在。通常一个芯片需要对多个参数进行修调，那么也就必须要有多个修调单元，这就加大了整个芯片的功耗，对于低功耗芯片而言，这是无法接受的。

技术实现要素：

3.为了解决现有技术中所存在的问题，本实用新型提供了一种应用于低功耗芯片的修调电路。
4.为实现上述目的，本实用新型提供了如下方案：
5.一种应用于低功耗芯片的修调电路，包括：上电复位电路、第一延时电路、第二延时电路、第三延时电路、修调单元、逻辑电路以及控制电路；
6.所述上电复位电路的输入端连接供电电源，所述上电复位电路的输出端分别与所述第一延时电路的输入端、所述第二延时电路的输入端以及所述第三延时电路的输入端连接；所述第一延时电路的输出端与所述逻辑电路的输入端连接，所述第二延时电路的输出端与所述修调单元的输入端连接，所述第三延时电路的输出端与所述控制电路的输入端连接；所述修调单元的输出端与所述逻辑电路的输入端连接，所述逻辑电路的输出端与所述控制电路的输入端连接。
7.可选地，所述修调单元包括：第一反相器、第二反相器、第三反相器、第四反相器、第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第六nmos管、第七nmos管、偏置电流源以及熔丝；
8.所述第一反相器的输入端与所述第二延时电路的输出端连接，所述第一反相器的输出端分别与所述第二反相器的输入端以及所述第二pmos管的栅极连接，所述第一反相器的电源端连接所述供电电源，所述第一反相器的地端接地；所述第二反相器的输出端分别与所述第一pmos管的栅极、所述第一nmos管的栅极、所述第四nmos管的栅极以及所述第七nmos管的栅极连接；所述第二反相器的电源端连接所述供电电源，所述第二反相器的地端接地；所述偏置电流源的输入端连接所述供电电源，所述偏置电流源的输出端与所述第一pmos管的源极连接；所述第一pmos管的漏极分别与所述第一nmos管的漏极、所述第二nmos管的漏极、所述第二nmos管的栅极以及第三nmos管的栅极连接；所述第一nmos管的源极接地；所述第二nmos管源极接地；所述第三nmos管的漏极分别与所述第二pmos管的漏极、所述第三pmos管的漏极、所述第三pmos管的栅极、所述第四pmos管的栅极以及所述第五pmos管
的栅极连接，所述第三nmos管的源极接地；所述第二pmos管的源极连接所述供电电源；所述第三pmos管的源极连接所述供电电源；第四pmos管的漏极分别与所述第四nmos管的漏极、所述第五nmos管的漏极、所述第五nmos管的栅极以及所述第六nmos管的栅极连接，第四pmos管的源极连接所述供电电源；所述第五pmos管的漏极分别与所述第六nmos管的漏极、所述第七nmos管的漏极以及所述第三反相器的输入端连接，所述第五pmos管的源极连接所述供电电源；所述第四nmos管的源极接地；所述第五nmos管的源极接地；所述第六nmos管的源极与所述熔丝的第一输入端连接，所述熔丝的第二输入端接地；所述第七nmos管的源极接地；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第三反相器的电源端连接所述供电电源，所述第三反相器的地端接地；所述第四反相器的输出端与所述逻辑电路的输入端连接，所述第四反相器的电源端连接所述供电电源，所述第四反相器的地端接地。
9.可选地，所述第三pmos管、所述第四pmos管以及所述第五pmos管的w/l比例为2:1:1；所述第二nmos管和所述第三nmos管的w/l比例为1:1；所述第五nmos管和所述第六nmos管的w/l比例为1:2。
10.可选地，在所述第二延时电路的输出为低电平时，所述修调单元处于正常工作状态；如果不修调，则不烧断熔丝，所述第四反相器的输出端输出低电平；如果修调，则烧断熔丝，所述第四反相器的输出端输出高电平。
11.可选地，所述逻辑电路包括：或非门、第五反相器、第六反相器以及与非门；
12.所述或非门的第一输入端与所述第六反相器的输出端连接，所述或非门的第二输入端与所述第四反相器的输出端连接，所述或非门的输出端与所述第五反相器的输入端连接；所述第五反相器的输出端与所述与非门的第一输入端连接；所述与非门的第二输入端与所述第一延时电路的输出端连接，所述与非门的输出端与所述第六反相器的输入端连接；所述第六反相器的输出端还与所述控制电路的输入端连接。
13.根据本实用新型提供的具体实施例，本实用新型公开了以下技术效果：
14.本实用新型提供的修调电路可适用于烧断熔丝的修调电路(通用型)，在芯片上电结束后，它不仅能够完成对修调状态的选择和逻辑控制，而且几乎不耗电，这是低功耗芯片的理想选择。
附图说明
15.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
16.图1为本实用新型提供的应用于低功耗芯片的修调电路的结构示意图；
17.图2为本实用新型提供的修调单元的结构示意图；
18.图3为本实用新型提供的逻辑电路的结构示意图
19.图4为本实用新型提供的应用于低功耗芯片的修调电路中各点的工作曲线示意图。
具体实施方式
20.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
21.为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
22.如图1所示，本实用新型提供的应用于低功耗芯片的修调电路，包括：上电复位电路i1、第一延时电路i2、第二延时电路i3、第三延时电路i7、修调单元i4、逻辑电路i5以及控制电路i6。
23.上电复位电路i1的输入端连接供电电源vcc，上电复位电路i1的输出端分别与第一延时电路i2的输入端、第二延时电路i3的输入端以及第三延时电路i7的输入端连接。第一延时电路i2的输出端与逻辑电路i5的输入端连接，第二延时电路i3的输出端与修调单元i4的输入端连接，第三延时电路i7的输出端与控制电路i6的输入端连接；修调单元i4的输出端与逻辑电路i5的输入端连接，逻辑电路i5的输出端与控制电路i6的输入端连接。
24.上电复位电路i1在vcc上升过程中产生一个逻辑信号por，用来给其他模块进行复位或者使能控制。在vcc上升到一定阈值后，por从低变为高。由信号por控制第一延时电路i2和第二延时电路i3的计时工作。
25.第二延时电路i3将上电复位电路i1输出的信号por做延时处理(用反相器与rc来做)，在延时结束后，关断修调单元i4中各支路电流。
26.修调单元i4利用熔丝fuse的烧断与否来决定输出trim_data的高或者低，若需要修调，即烧断熔丝，则trim_data为高；若不修调，则trim_data为低。
27.逻辑电路i5利用第一延时电路i2的输出trim_ctl将置位trim_ok，并锁存修调单元i4的输出trim_data状态。在vcc不掉电时，trim_ok一直保持高或者低，trim_ok就是最终输出的锁存信号，其状态高或者低代表修调或不修调。
28.第三延时电路i7在上电复位电路i1的输出信号por基础上，产生一延迟时间tdc，并输出por_end信号用于决定控制电路i6的工作状态。控制电路i6，由por_end信号决定是否将trim_ok信号传输给后级电路。
29.本实用新型提供的应用于低功耗芯片的修调电路的工作原理如下：
30.在vcc上电过程中，若vcc》vpor，上电复位电路i1的输出por由低变高，同时第一延时电路i2、第二延时电路i3和第三延时电路i7开始计时。在t
da
时间内，第一延时电路i2输出trim_ctl为低，在t
db
时间内，第二延时电路i3输出trim_rst为低，在t
dc
时间内，第三延时电路i7输出por_end为低。如果修调，则烧断熔丝，在t
db
时间内，修调单元i4的输出trim_data保持高，在t
da
时间内，逻辑电路i5的输出trim_ok保持低，在t
dc
时间内，控制电路i6的输出ctl保持低。一旦t
da
时间结束，第一延时电路i2输出trim_ctl由低变高，并把逻辑电路i5的输出trim_ok置为高，并保持高，只要vcc不掉电，则trim_ok一直保持高。一旦t
db
时间结束，第二延时电路i3输出trim_rst由低变高，修调单元i4的输出trim_data由高变低，同时关断修调单元i4中各支路电流。如果不修调，则不烧断熔丝，逻辑电路i5的输出trim_ok一直为低，同样在t
db
时间结束后，第二延时电路i3输出trim_rst由低变高，也会关断修调单元i4中
各支路电流。一旦t
dc
时间结束，第三延时电路i7的输出信号por_end变高，允许控制电路i6将trim_ok信号传输至ctl，即ctl与trim_ok同向。修调电路中各点的工作曲线如图4所示。
31.如图2所示，修调单元包括：第一反相器i8、第二反相器i9、第三反相器(施密特反相器)i10、第四反相器i11、第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第五pmos管p5、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7、偏置电流源i
bias
以及熔丝fuse。
32.第一反相器i8的输入端与第二延时电路i3的输出端连接，第一反相器i8的输出端分别与第二反相器i9的输入端以及第二pmos管p2的栅极连接，第一反相器i8的电源端连接供电电源vcc，第一反相器i8的地端接地gnd；第二反相器i9的输出端分别与第一pmos管p1的栅极、第一nmos管n1的栅极、第四nmos管n4的栅极以及第七nmos管n7的栅极连接；第二反相器i9的电源端连接供电电源vcc，第二反相器i9的地端接地gnd；偏置电流源的输入端连接供电电源vcc，偏置电流源的输出端与第一pmos管p1的源极连接；第一pmos管p1的漏极分别与第一nmos管n1的漏极、第二nmos管n2的漏极、第二nmos管n2的栅极以及第三nmos管n3的栅极连接；第一nmos管n1的源极接地gnd；第二nmos管n2源极接地gnd；第三nmos管n3的漏极分别与第二pmos管p2的漏极、第三pmos管p3的漏极、第三pmos管p3的栅极、第四pmos管p4的栅极以及第五pmos管p5的栅极连接，第三nmos管n3的源极接地gnd；第二pmos管p2的源极连接供电电源vcc；第三pmos管p3的源极连接供电电源vcc；第四pmos管p4的漏极分别与第四nmos管n4的漏极、第五nmos管n5的漏极、第五nmos管n5的栅极以及第六nmos管n6的栅极连接，第四pmos管p4的源极连接供电电源vcc；第五pmos管p5的漏极分别与第六nmos管n6的漏极、第七nmos管n7的漏极以及第三反相器i10的输入端连接，第五pmos管p5的源极连接供电电源vcc；第四nmos管n4的源极接地gnd；第五nmos管n5的源极接地gnd；第六nmos管n6的源极与熔丝的第一输入端连接，熔丝的第二输入端接地gnd；第七nmos管n7的源极接地gnd；第三反相器i10的输出端与第四反相器i11的输入端连接，第三反相器i10的电源端连接供电电源vcc，第三反相器i10的地端接地gnd；第四反相器i11的输出端与逻辑电路i5的输入端连接，第四反相器i11的电源端连接供电电源vcc，第四反相器i11的地端接地gnd。
33.第三pmos管p3、第四pmos管p4以及第五pmos管p5的w/l比例为2:1:1；第二nmos管n2和第三nmos管n3的w/l比例为1:1；第五nmos管n5和第六nmos管n6的w/l比例为1:2。
34.修调单元i4的工作原理如下：
35.在trim_rst为高时，修调单元i4不耗电，处于关断状态；第一反相器i8的输出端为低，第二反相器i9的输出端为高；第二pmos管p2的栅极被置为低；第一pmos管p1的栅极、第一nmos管n1的栅极、第四nmos管n4的栅极、第七nmos管n7的栅极都被置为高；第二nmos管n2的栅极和漏极、第三nmos管n3的栅极都被置为低，第五nmos管n5的栅极和漏极、第六nmos管n6的栅极和漏极都被置为低；第三pmos管p3的栅极和漏极、第四pmos管p4的栅极、第五pmos管p5的栅极都被置为高；第三反相器i10的输入端被置为低，其输出端为高；第四反相器i11的输入端为高，其输出端trim_data为低。在trim_rst为低时，修调单元i4处于正常工作状态；如果不修调，则不烧断熔丝fuse，第六nmos管n6的漏极为低，第四反相器i11的输出端trim_data为低；如果修调，则烧断熔丝fuse，第六nmos管n6的漏极为高，第四反相器i11的输出端trim_data为高。在t
db
时间内，trim_rst为低，修调或不修调，trim_data状态已经确定，并将此trim_data状态传给逻辑电路i5，由逻辑电路i5对trim_data状态进行锁存；在t
db
时间结束后，trim_rst由低变高，将关断修调单元i4中各支路电流。
36.如图3所示，逻辑电路i5包括：或非门i12、第五反相器i13、第六反相器i15以及与非门i14。
37.或非门i12的第一输入端与第六反相器i15的输出端连接，或非门i12的第二输入端与第四反相器i11的输出端连接，或非门i12的输出端与第五反相器i13的输入端连接；第五反相器i13的输出端与与非门i14的第一输入端连接；与非门i14的第二输入端与第一延时电路i12的输出端连接，与非门i14的输出端与第六反相器i15的输入端连接；第六反相器i15的输出端还与控制电路i16的输入端连接。
38.逻辑电路i5的工作原理如下：
39.如果与非门i14的第二输入端trim_ctl为低，则第六反相器i15的输出端trim_ok为低，无论或非门i12的第二输入端状态为高还是低，第六反相器i15的输出端trim_ok一直为低。如果在与非门i14的第二输入端trim_ctl为低的时间内，或非门i12的第二输入端trim_data为低，则第五反相器i13的输出端为低，一旦与非门i14的第二输入端trim_ctl由低变高，则第六反相器i15的输出端trim_ok被锁存为低。如果在与非门i14的第二输入端trim_ctl为低的时间内，或非门i12的第二输入端trim_data为高，则第五反相器i13的输出端为高，一旦与非门i14的第二输入端trim_ctl由低变高，则第六反相器i15的输出端trim_ok被锁存为高。
40.本实用新型可适用于烧断熔丝的修调电路(通用型)，在芯片上电结束后，它不仅完成了对修调状态的选择和逻辑控制，而且几乎不耗电，这是低功耗芯片的理想选择。
41.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
42.本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本实用新型的限制。

技术特征：

1.一种应用于低功耗芯片的修调电路，其特征在于，包括：上电复位电路、第一延时电路、第二延时电路、第三延时电路、修调单元、逻辑电路以及控制电路；所述上电复位电路的输入端连接供电电源，所述上电复位电路的输出端分别与所述第一延时电路的输入端、所述第二延时电路的输入端以及所述第三延时电路的输入端连接；所述第一延时电路的输出端与所述逻辑电路的输入端连接，所述第二延时电路的输出端与所述修调单元的输入端连接，所述第三延时电路的输出端与所述控制电路的输入端连接；所述修调单元的输出端与所述逻辑电路的输入端连接，所述逻辑电路的输出端与所述控制电路的输入端连接。2.根据权利要求1所述的应用于低功耗芯片的修调电路，其特征在于，所述修调单元包括：第一反相器、第二反相器、第三反相器、第四反相器、第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第六nmos管、第七nmos管、偏置电流源以及熔丝；所述第一反相器的输入端与所述第二延时电路的输出端连接，所述第一反相器的输出端分别与所述第二反相器的输入端以及所述第二pmos管的栅极连接，所述第一反相器的电源端连接所述供电电源，所述第一反相器的地端接地；所述第二反相器的输出端分别与所述第一pmos管的栅极、所述第一nmos管的栅极、所述第四nmos管的栅极以及所述第七nmos管的栅极连接；所述第二反相器的电源端连接所述供电电源，所述第二反相器的地端接地；所述偏置电流源的输入端连接所述供电电源，所述偏置电流源的输出端与所述第一pmos管的源极连接；所述第一pmos管的漏极分别与所述第一nmos管的漏极、所述第二nmos管的漏极、所述第二nmos管的栅极以及第三nmos管的栅极连接；所述第一nmos管的源极接地；所述第二nmos管源极接地；所述第三nmos管的漏极分别与所述第二pmos管的漏极、所述第三pmos管的漏极、所述第三pmos管的栅极、所述第四pmos管的栅极以及所述第五pmos管的栅极连接，所述第三nmos管的源极接地；所述第二pmos管的源极连接所述供电电源；所述第三pmos管的源极连接所述供电电源；所述第四pmos管的漏极分别与所述第四nmos管的漏极、所述第五nmos管的漏极、所述第五nmos管的栅极以及所述第六nmos管的栅极连接，所述第四pmos管的源极连接所述供电电源；所述第五pmos管的漏极分别与所述第六nmos管的漏极、所述第七nmos管的漏极以及所述第三反相器的输入端连接，所述第五pmos管的源极连接所述供电电源；所述第四nmos管的源极接地；所述第五nmos管的源极接地；所述第六nmos管的源极与所述熔丝的第一输入端连接，所述熔丝的第二输入端接地；所述第七nmos管的源极接地；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第三反相器的电源端连接所述供电电源，所述第三反相器的地端接地；所述第四反相器的输出端与所述逻辑电路的输入端连接，所述第四反相器的电源端连接所述供电电源，所述第四反相器的地端接地。3.根据权利要求2所述的应用于低功耗芯片的修调电路，其特征在于，所述第三pmos管、所述第四pmos管以及所述第五pmos管的w/l比例为2:1:1；所述第二nmos管和所述第三nmos管的w/l比例为1:1；所述第五nmos管和所述第六nmos管的w/l比例为1:2。4.根据权利要求2所述的应用于低功耗芯片的修调电路，其特征在于，在所述第二延时电路的输出为低电平时，所述修调单元处于正常工作状态；如果不修调，则不烧断熔丝，所述第四反相器的输出端输出低电平；如果修调，则烧断熔丝，所述第四反相器的输出端输出
高电平。5.根据权利要求2所述的应用于低功耗芯片的修调电路，其特征在于，所述逻辑电路包括：或非门、第五反相器、第六反相器以及与非门；所述或非门的第一输入端与所述第六反相器的输出端连接，所述或非门的第二输入端与所述第四反相器的输出端连接，所述或非门的输出端与所述第五反相器的输入端连接；所述第五反相器的输出端与所述与非门的第一输入端连接；所述与非门的第二输入端与所述第一延时电路的输出端连接，所述与非门的输出端与所述第六反相器的输入端连接；所述第六反相器的输出端还与所述控制电路的输入端连接。

技术总结

本实用新型公开了一种应用于低功耗芯片的修调电路，包括：上电复位电路、第一延时电路、第二延时电路、第三延时电路、修调单元、逻辑电路以及控制电路；上电复位电路的输入端连接供电电源，上电复位电路的输出端分别与第一延时电路的输入端、第二延时电路的输入端以及第三延时电路的输入端连接；第一延时电路的输出端与逻辑电路的输入端连接，第二延时电路的输出端与修调单元的输入端连接，第三延时电路的输出端与控制电路的输入端连接；修调单元的输出端与逻辑电路的输入端连接，逻辑电路的输出端与控制电路的输入端连接。本实用新型提供的修调电路在芯片上电结束后，能够完成对修调状态的选择和逻辑控制，几乎不耗电，是低功耗芯片的理想选择。芯片的理想选择。芯片的理想选择。

技术研发人员：

李德第 马田华 朱磊 罗杰 朗伟 李典侑

受保护的技术使用者：

上海灿瑞科技股份有限公司

技术研发日：

2022.09.27

技术公布日：

2023/2/28