抗软错误的SRAM的制作方法

抗软错误的sram
技术领域
1.本发明涉及一种半导体集成电路，特别是涉及一种抗软错误的静态随机存储器(sram)。

背景技术：

2.存储器是现代电子系统中的重要组成部分，现代计算机都是以存储器为中心工作的，因此对存储器进行抗软错误加固是消除电子系统中软错误的重要途径。
3.截止到目前，针对sram存储单元进行加固设计的研究很多，按照存储单元结构所应用的核心加固技术不同，可以分为冗余加固、版图加固和联合加固。
4.冗余加固是sram存储单元电路级加固设计中最常用的加固技术，其加固电路的方法是对存储数据进行两倍或多倍的备份存储，并利用这些备份数据来修正或阻断sram存储单元中发生的单节点翻转，进而达到抑制软错误的目的。
5.双互锁存储单元(dual interlocked storage cell，dice)就是一个得到了广泛应用的经典的冗余加固存储单元结构。dice存储单元的电路结构如图1所示。
6.dice存储单元包括四对漏极连接在一起的pmos管和nmos管，分别为pmos管p0和nmos管n0，pmos管p1和nmos管n1，pmos管p2和nmos管n2，pmos管p3和nmos管n3；各漏极连接处分别形成一个存储节点，分别为存储节点s0、q、qn和s1；各pmos管p0-p3以及nmos管n0-n3也分别连接一个对应的存储节点且连接的存储节点和对应的漏极的存储节点反相，而且，同一对pmos管和nmos管的栅极所连接的存储节点不同，如pmos管p0的栅极连接存储节点s1，nmos管n0的栅极连接存储节点q，存储节点s1和q同相但都和存储节点s0反相。
7.图1中还包括四个传输管，传输管都为nmos管，分别为nmos管n4、n5、n6和n7，各传输管的源极分别连接一个存储节点，漏极连接对应的位线bl或blb，栅极连接字线wl。
8.图1中，存储节点q和qn存储相反的逻辑信息，构成锁存数据结构；同理，存储节点s0和s1构成另外一对锁存数据结构。但是q-qn和s0-s1并不形成锁存，因此隔离了两对存储相同数据的节点对s0-qn和q-s1，图1中假设dice存储单元的内部节点s0-q-qn-s1存储的逻辑状态为0-1-0-1，转换dice单元的存储状态将导致互锁节点对的改变。图1的电路能抵抗当dice存储单元中某个节点因单节点翻转发生逻辑状态。
9.图1所示电路的缺点或不足包括：
10.dice存储单元结构它能够完全抵抗单个节点翻转效应。然而随着工艺尺寸的不断缩减，一次软错误事件已不单纯导致存储单元内部的一个存储节点发生翻转，而是会导致多个存储节点同时发生翻转，即发生单粒子多节点翻转。遗憾的是，dice存储单元并不具备抵抗多节点翻转的能力。且dice存储单元存在读噪声容限较小的问题，在低压下容易出现无法正常读取或者读取错误的情况。
11.现有技术中，一些和图1所示结构不同的新的抗软错误的存储单元也陆续被提出如:quatro10t,we-quatro12t,ns10t,ps10t,qucce10t,qucce12t,rhd12t等。
12.然而，其中quatro10t,we-quatro12t,ns10t,ps10t都只能容忍内部的部分节点发
生错误的情况；
13.而qucce10t和qucce12t的内部存储“0”的节点容忍软错误的能力较差；
14.rhd12t表现出较好的抗软错误能力，但是其写入速度很慢。
15.另一些抗软错误单元，如rsp14t,sis10t和rhmd10t也陆续被提出。图2a-图2j分别显示了上面描述的10种抗软错误的存储单元的电路结构，这里不做详细描述，具体请参考图2a-图2j的电路图的记载。
16.rsp14t是对于有rhd12t的改进，具有了更好的抗软错误能力，但是同时也带来了更大的面积和功耗的消耗。
17.sis10t和rhmd10t因其只有2个传输管因此具有过大的写入和读取速度。

技术实现要素：

18.本发明所要解决的技术问题是提供一种抗软错误的sram，能抵抗多节点翻转，还能改善读取静态噪声容限(read static noise margin，rsnm)和写噪声容限(write noise margin，wnm)。
19.为解决上述技术问题，本发明提供的抗软错误的sram的sram存储单元具有双重互锁结构，包括：
20.共源连接的第一nmos管和第二nmos管，所述第一nmos管的漏极为第一存储节点，所述第二nmos管的漏极为第二存储节点，所述第一nmos管的源极和所述第二nmos管的源极都接地，所述第一nmos管的栅极连接所述第二存储节点，所述第二nmos管的栅极连接所述第一存储节点，所述第一存储节点和所述第二存储节点互为反相。
21.共源连接的第一pmos管和第二pmos管，所述第一pmos管的漏极为第三存储节点，所述第二pmos管的漏极为第四存储节点，所述第一pmos管的源极和所述第二pmos管的源极都接地，所述第一pmos管的栅极连接所述第四存储节点，所述第二pmos管的栅极连接所述第三存储节点，所述第三存储节点和所述第四存储节点互为反相。
22.共漏连接的第五mos晶体管的栅极和源极连接在同相的所述第一存储节点和所述第三存储节点之间，使所述第一存储节点和所述第三存储节点形成源极跟随关系。
23.共漏连接的第六mos晶体管的栅极和源极连接在同相的所述第二存储节点和所述第四存储节点之间，使所述第二存储节点和所述第四存储节点形成源极跟随关系。
24.第三mos晶体管的栅极连接所述第二存储节点，所述第三mos晶体管的源极和漏极连接在所述第一存储节点和所述第三存储节点之间，所述第三mos晶体管作为开关管。
25.第四mos晶体管的栅极连接所述第一存储节点，所述第四mos晶体管的源极和漏极连接在所述第二存储节点和所述第四存储节点之间，所述第四mos晶体管作为开关管。
26.进一步的改进是，所述sram存储单元还包括第一传输管、第二传输管、第三传输管和第四传输管。
27.所述第一存储节点连接到所述第一传输管的输入端。
28.所述第二存储节点连接到所述第二传输管的输入端。
29.所述第三存储节点连接到所述第三传输管的输入端。
30.所述第四存储节点连接到所述第四传输管的输入端。
31.进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四
传输管的导电类型都相同。
32.进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的栅极都连接字线。
33.进一步的改进是，所述第一传输管和所述第三传输管的输出端都连接到第一位线。
34.所述第二传输管和所述第四传输管的输出端都连接到第二位线，所述第一位线和所述第二位线互为反向。
35.所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的漏极作为输入端以及源极作为输出端。
36.进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为pmos管。
37.进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为nmos管。
38.进一步的改进是，所述第五mos晶体管和所述第六mos晶体管都为nmos管。
39.进一步的改进是，所述第三mos晶体管和所述第四mos晶体管都为nmos管。
40.进一步的改进是，在版图上，所述第二nmos管、所述第四mos晶体管、所述第四传输管、所述第二传输管和所述第六mos晶体管都形成于第一有源区中。
41.所述第一pmos管形成于第二有源区中。
42.所述第二pmos管形成于第三有源区中。
43.所述第一nmos管、所述第三mos晶体管、所述第三传输管、所述第一传输管和所述第五mos晶体管都形成于第四有源区中。
44.所述第一有源区和所述第四有源区都为n型掺杂。
45.所述第二有源区和所述第三有源区都为p型掺杂。
46.进一步的改进是，在版图上，所述第六mos晶体管的多晶硅栅从所述第一有源区延伸到所述第二有源区中并组成所述第一pmos管的多晶硅栅。
47.所述第五mos晶体管的多晶硅栅从所述第四有源区延伸到所述第三有源区中并组成所述第二pmos管的多晶硅栅。
48.所述第二nmos管的多晶硅栅和所述第四mos晶体管的多晶硅栅平行且在所述第一有源区外连接在一起。
49.所述第一nmos管的多晶硅栅和所述第三mos晶体管的多晶硅栅平行且在所述第四有源区外连接在一起。
50.所述第四传输管的源区和所述第四mos晶体管的漏区共用。
51.所述第三传输管的源区和所述第三mos晶体管的漏区共用。
52.所述第二传输管的源区和所述第六mos晶体管的源区共用。
53.所述第一传输管的源区和所述第五mos晶体管的源区共用。
54.所述第二nmos管的漏区和所述第四mos晶体管的源区共用。
55.所述第一nmos管的漏区和所述第三mos晶体管的源区共用。
56.进一步的改进是，所述第六mos晶体管的多晶硅栅、所述第二pmos管的漏区和所述第四mos晶体管的漏区都分别通过顶部对应的接触孔连接到由第一金属层组成的第四存储
节点；
57.进一步的改进是，所述第五mos晶体管的多晶硅栅、所述第一pmos管的漏区和所述第三mos晶体管的漏区都分别通过顶部对应的接触孔连接到由第一金属层组成的第三存储节点。
58.进一步的改进是，所述第四mos晶体管的源区、所述第六mos晶体管的源区和所述第一nmos管的多晶硅栅都分别通过顶部对应的接触孔、第一金属层和第一层通孔连接到第二金属层组成的第二存储节点；
59.进一步的改进是，所述第三mos晶体管的源区、所述第五mos晶体管的源区和所述第二nmos管的多晶硅栅都分别通过顶部对应的接触孔、第一金属层和第一层通孔连接到第二金属层组成的第一存储节点。
60.进一步的改进是，所述第二nmos管和所述第四mos晶体管处的所述第一有源区的宽度相等；
61.所述第二nmos管处的所述第一有源区的宽度大于所述第六mos晶体管处的所述第一有源区的宽度，使所述第二nmos管和所述第四mos晶体管的驱动能力都大于所述第六mos晶体管的驱动能力；
62.所述第二nmos管处的所述第一有源区的宽度大于所述第三有源区的宽度，使所述第二nmos管和所述第四mos晶体管的驱动能力都大于所述第二pmos管的驱动能力；
63.所述第一nmos管和所述第三mos晶体管处的所述第四有源区的宽度相等；
64.所述第一nmos管处的所述第四有源区的宽度大于所述第五mos晶体管处的所述第四有源区的宽度，使所述第一nmos管和所述第三mos晶体管的驱动能力都大于所述第五mos晶体管的驱动能力；
65.所述第一nmos管处的所述第四有源区的宽度大于所述第二有源区的宽度，使所述第以nmos管和所述第三mos晶体管的驱动能力都大于所述第一pmos管的驱动能力。
66.本发明具有四个互锁的存储节点，不仅能抵抗单个敏感节点的翻转，还能抵抗多节点翻转如第三存储节点和第四存储节点即q-qn双节点翻转；本发明还能能改善rsnm和wnm。
67.本发明通过版图设置能使反相的第一存储节点和第四存储节点即s0-qn之间以及第二存储节点和第三存储节点即s1-q之间的距离拉大，从而能避免节点对s0-qn和s1-q之间电荷共享，使得这些节点对之间不会发生单粒子多节点翻转。
附图说明
68.下面结合附图和具体实施方式对本发明作进一步详细的说明：
69.图1是现有dice存储单元的电路图；
70.图2a-图2j是现有抗软错误的sram的sram存储单元的电路图；
71.图3是本发明实施例抗软错误的sram的sram存储单元的电路图；
72.图4是本发明实施例抗软错误的sram的sram存储单元的版图；
73.图5是本发明实施例抗软错误的sram的sram存储单元的功能仿真；
74.图6是本发明实施例抗软错误的sram的sram存储单元的软错误仿真；
75.图7是本发明实施例抗软错误的sram的sram存储单元和现有各种抗软错误的sram
的sram存储单元的性能参数比较表；
76.图8是本发明实施例抗软错误的sram的sram存储单元和现有各种抗软错误的sram的sram存储单元的电气质量参数对比图。
具体实施方式
77.如图3所示，是本发明实施例抗软错误的sram的sram存储单元的电路图；如图4所示，是本发明实施例抗软错误的sram的sram存储单元的版图，本发明实施例抗软错误的sram的sram存储单元具有双重互锁结构，包括：
78.共源连接的第一nmos管n101和第二nmos管n102，所述第一nmos管n101的漏极为第一存储节点s0，所述第二nmos管n102的漏极为第二存储节点s1，所述第一nmos管n101的源极和所述第二nmos管n102的源极都接地，所述第一nmos管n101的栅极连接所述第二存储节点s1，所述第二nmos管n102的栅极连接所述第一存储节点s0，所述第一存储节点s0和所述第二存储节点s1互为反相。
79.共源连接的第一pmos管p101和第二pmos管p102，所述第一pmos管p101的漏极为第三存储节点q，所述第二pmos管p102的漏极为第四存储节点qn，所述第一pmos管p101的源极和所述第二pmos管p102的源极都接地，所述第一pmos管p101的栅极连接所述第四存储节点qn，所述第二pmos管p102的栅极连接所述第三存储节点q，所述第三存储节点q和所述第四存储节点qn互为反相。
80.共漏连接的第五mos晶体管n105的栅极和源极连接在同相的所述第一存储节点s0和所述第三存储节点q之间，使所述第一存储节点s0和所述第三存储节点q形成源极跟随关系。
81.共漏连接的第六mos晶体管n106的栅极和源极连接在同相的所述第二存储节点s1和所述第四存储节点qn之间，使所述第二存储节点s1和所述第四存储节点qn形成源极跟随关系。
82.第三mos晶体管n103的栅极连接所述第二存储节点s1，所述第三mos晶体管n103的源极和漏极连接在所述第一存储节点s0和所述第三存储节点q之间，所述第三mos晶体管n103作为开关管。
83.第四mos晶体管n104的栅极连接所述第一存储节点s0，所述第四mos晶体管n104的源极和漏极连接在所述第二存储节点s1和所述第四存储节点qn之间，所述第四mos晶体管n104作为开关管。
84.所述sram存储单元还包括第一传输管t101、第二传输管t102、第三传输管t103和第四传输管t104。
85.所述第一存储节点s0连接到所述第一传输管t101的输入端。
86.所述第二存储节点s1连接到所述第二传输管t102的输入端。
87.所述第三存储节点q连接到所述第三传输管t103的输入端。
88.所述第四存储节点qn连接到所述第四传输管t104的输入端。
89.本发明实施例中，所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104的导电类型都相同。所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104的栅极都连接字线wl。
90.所述第一传输管t101和所述第三传输管t103的输出端都连接到第一位线bl。
91.所述第二传输管t102和所述第四传输管t104的输出端都连接到第二位线blb，所述第一位线bl和所述第二位线blb互为反向。
92.所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104的漏极作为输入端以及源极作为输出端。
93.本发明实施例中，所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104都为nmos管。在其他实施例中也能为：所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104都为pmos管。
94.所述第五mos晶体管n105和所述第六mos晶体管n106都为nmos管。
95.所述第三mos晶体管n103和所述第四mos晶体管n104都为nmos管。
96.如图4所示，在版图上，所述第二nmos管n102、所述第四mos晶体管n104、所述第四传输管t104、所述第二传输管t102和所述第六mos晶体管n106都形成于第一有源区101中。
97.所述第一pmos管p101形成于第二有源区102中。
98.所述第二pmos管p102形成于第三有源区103中。
99.所述第一nmos管n101、所述第三mos晶体管n103、所述第三传输管t103、所述第一传输管t101和所述第五mos晶体管n105都形成于第四有源区104中。
100.所述第一有源区101和所述第四有源区104都为n型掺杂。
101.所述第二有源区102和所述第三有源区103都为p型掺杂。
102.图4的版图中包括了多层图层，包括：
103.四个有源区，对应的图层为ac，分别用标记101至104标出；
104.n+注入区，对应的图层为n+，n+注入区所覆盖的有源区为所述第一有源区101和所述第四有源区104；
105.p+注入区，对应的图层为p+，p+注入区所覆盖的有源区为所述第二有源区102和所述第三有源区103；
106.n阱，对应的图层为nw，p+注入区位于n阱中；
107.多晶硅栅201，对应的图层为po；
108.接触孔202，对应的图层为ct；
109.第一金属层203，对应的图层为m1；
110.第一层通孔204，对应的图层为v1；
111.第二金属层205，对应的图层为m2。
112.为了更加清楚的明白各mos晶体管的形成区域，图4中采用虚线框示意出了对应的mos晶体管的形成区域，各mos晶体管形成于对应的有源区中，分别包括对应的多晶硅栅201以及自对准形成于多晶硅栅201两侧的有源区中的源区和漏区；各mos晶体管的多晶硅栅201、源区和漏区的顶部通过对应的接触孔202、金属层如第一金属层203和第二金属层205以及通孔如第一层通孔204引出。
113.如图4所示，在版图上，所述第六mos晶体管n106的多晶硅栅201从所述第一有源区101延伸到所述第二有源区102中并组成所述第一pmos管p101的多晶硅栅201。
114.所述第五mos晶体管n105的多晶硅栅201从所述第四有源区104延伸到所述第三有源区103中并组成所述第二pmos管p102的多晶硅栅201。
115.所述第二nmos管n102的多晶硅栅201和所述第四mos晶体管n104的多晶硅栅201平行且在所述第一有源区101外连接在一起。
116.所述第一nmos管n101的多晶硅栅201和所述第三mos晶体管n103的多晶硅栅201平行且在所述第四有源区104外连接在一起。
117.所述第四传输管t104的源区和所述第四mos晶体管n104的漏区共用。
118.所述第三传输管t103的源区和所述第三mos晶体管n103的漏区共用。
119.所述第二传输管t102的源区和所述第六mos晶体管n106的源区共用。
120.所述第一传输管t101的源区和所述第五mos晶体管n105的源区共用。
121.所述第二nmos管n102的漏区和所述第四mos晶体管n104的源区共用。
122.所述第一nmos管n101的漏区和所述第三mos晶体管n103的源区共用。
123.所述第六mos晶体管n106的多晶硅栅201、所述第二pmos管p102的漏区和所述第四mos晶体管n104的漏区都分别通过顶部对应的接触孔202连接到由第一金属层203组成的第四存储节点qn；
124.所述第五mos晶体管n105的多晶硅栅201、所述第一pmos管p101的漏区和所述第三mos晶体管n103的漏区都分别通过顶部对应的接触孔202连接到由第一金属层203组成的第三存储节点q。
125.所述第四mos晶体管n104的源区、所述第六mos晶体管n106的源区和所述第一nmos管n101的多晶硅栅201都分别通过顶部对应的接触孔202、第一金属层203和第一层通孔204连接到第二金属层205组成的第二存储节点s1；
126.所述第三mos晶体管n103的源区、所述第五mos晶体管n105的源区和所述第二nmos管n102的多晶硅栅201都分别通过顶部对应的接触孔202、第一金属层203和第一层通孔204连接到第二金属层205组成的第一存储节点s0。
127.所述第二nmos管n102和所述第四mos晶体管n104处的所述第一有源区101的宽度相等。
128.所述第二nmos管n102处的所述第一有源区101的宽度大于所述第六mos晶体管n106处的所述第一有源区101的宽度，使所述第二nmos管n102和所述第四mos晶体管n104的驱动能力都大于所述第六mos晶体管n106的驱动能力。
129.所述第二nmos管n102处的所述第一有源区101的宽度大于所述第三有源区103的宽度，使所述第二nmos管n102和所述第四mos晶体管n104的驱动能力都大于所述第二pmos管p102的驱动能力。
130.所述第一nmos管n101和所述第三mos晶体管n103处的所述第四有源区104的宽度相等。
131.所述第一nmos管n101处的所述第四有源区104的宽度大于所述第五mos晶体管n105处的所述第四有源区104的宽度，使所述第一nmos管n101和所述第三mos晶体管n103的驱动能力都大于所述第五mos晶体管n105的驱动能力。
132.所述第一nmos管n101处的所述第四有源区104的宽度大于所述第二有源区102的宽度，使所述第以nmos管和所述第三mos晶体管n103的驱动能力都大于所述第一pmos管p101的驱动能力。
133.本发明实施例中，所述sram存储单元包括写状态、保持状态和读状态。
134.所述写状态时，互为反相的一对写入信号预先加在所述第一位线bl和所述第二位线blb上，所述字线wl加电平使所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104导通。
135.所述sram存储单元在保持状态时，所述字线wl加电平使所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104关断。
136.所述sram存储单元在读状态时，所述第一位线bl和所述第二位线blb预先加高电位，所述字线wl加电平使所述第一传输管t101、所述第二传输管t102、所述第三传输管t103和所述第四传输管t104导通。
137.本发明实施例具有四个互锁的存储节点，不仅能抵抗单个敏感节点的翻转，还能抵抗多节点翻转如第三存储节点q和第四存储节点qn即q-qn双节点翻转；本发明还能能改善rsnm和wnm。
138.本发明实施例通过版图设置能使反相的第一存储节点s0和第四存储节点qn即s0-qn之间以及第二存储节点s1和第三存储节点q即s1-q之间的距离拉大，从而能避免节点对s0-qn和s1-q之间电荷共享，使得这些节点对之间不会发生单粒子多节点翻转。
139.本发明实施例抗软错误的sram的sram存储单元的工作原理：
140.如图3所示，有4个内部储存节点q，qb，s0和s1，通过特殊的内部反馈结构保证正常功能和软错误抗性。下面以单元储存
‘1’
时为例，阐述所有基本操作分析。
141.保持：在保持模式时，位线wl被设置为gnd即地电位，传输管t101，t102，t103，t104关闭。位线bl和blb保持预充以减少唤醒时间。对于所考虑储存
‘0’
的情况，晶体管p102，n101，n103，n106保持开启，晶体管p101，n102，n104，n105保持关闭。因此单元可以稳定的存储
‘0’
。
142.写入：为了将新的值
‘1’
写入单元，位线bl和blb先分别被设置为
‘1’
和
‘0’
，然后将位线wl设置为vdd即电源电压，存取晶体管t101-t104全部打开，位线bl将节点q和s0上拉，位线blb将节点qn和s1下拉。内部的反馈结构进一步加速了这一个过程，最终在其相应的存取晶体管的帮助下被改写为新的值，成功写入
‘1’
信号。
143.读取：在读取操作时，位线bl和blb被预充电至vdd。位线wl被设置为gnd和vdd。因此存取晶体管t101，t102，t103，t104开启。位线bl经过t103，t101通过n103,n101放电，而bl则保持在vdd。当位线bl和blb之间的电压差逐渐达到足够(100mv)被敏感放大器检测时，单元所存储的数据被读出，读取操作完成。
144.抗软错误原理：
145.本发明实施例抗软错误的sram的sram存储单元能在所有内部敏感节点发生单节点翻转时恢复正确。所谓的敏感节点是指处于关闭状态的晶体管的反向偏置的漏极对应的存储节点。如果pmos晶体管的漏极处于状态
‘0’
并受到软错误影响，则会产生正瞬态脉冲，该脉冲会产生一个
‘0’‑
》
‘1’
的单节点翻转。相反如果pmos晶体管的漏极处于状态
‘1’
并受到软错误影响，则会产生一个
‘1’‑
》
‘1’
的毛刺。类似的，如果nmos晶体管的漏极处于状态
‘1’
并受到软错误影响，则会产生负瞬态脉冲，该脉冲会产生一个
‘1’‑
》
‘0’
的单节点翻转。相反如果nmos晶体管的漏极处于状态
‘0’
并受到软错误影响，则会产生一个
‘0’‑
》
‘0’
的毛刺。因此，本发明实施例抗sram存储单元储存
‘0’
时，此时内部节点q，qn，s0，s1分别为
‘0’
，
‘1’
，
‘0’
,
‘1’
，；其中节点q，qn，s1是敏感节点，其中：
146.晶体管p101关闭，故晶体管p101的漏极对应的节点q为敏感节点；
147.n104关闭，故n104的漏极对应的节点qn为敏感节点；
148.n102关闭，故n102的漏极对应的节点s1为敏感节点。
149.1)、节点q发生翻转：
150.若节点q受到软错误的影响发生
‘0’‑
》
‘1’
的翻转，晶体管n105暂时开启，p102暂时关闭，由于节点s1没有受到影响，所以依旧保持
‘1’
。因为晶体管n101的驱动能力大于n105，节点s0仍然保持在
‘0’
。最终处于开启状态的n101,n103管将节点q下拉回到
‘0’
，使其恢复初始的正确值。
151.2)、节点qn发生翻转：
152.若节点qn受到软错误的影响发生
‘1’‑
》
‘0’
的翻转，晶体管p101暂时开启，n106暂时关闭，由于节点s1没有受到影响，所以依旧保持
‘1’
。因为晶体管n101，n103的驱动能力大于p101，所以节点q仍然保持在
‘0’
，最终处于开启状态的p102管将节点qn上拉回到
‘1’
，使其恢复初始的正确值。
153.3)、节点s1发生翻转：
154.若节点s1受到软错误的影响发生
‘1’‑
》
‘0’
的翻转，晶体管n101和n103暂时关闭，其他节点由于自身的电容效应，保持初始状态不变。最终处于开启状态的n106管将节点s1上拉回到
‘1’
，使其恢复初始的正确值。
155.4)、节点对q-qn发生多节点翻转：
156.若节点q和qn由于电荷分享效应同时发生翻转，即节点q发生
‘0’‑
》
‘1’
的翻转，节点qn发生
‘1’‑
》
‘0’
的翻转。此时晶体管p101，n105暂时开启，p102，n106暂时关闭。由于节点s1没有受到影响，所以依旧保持
‘1’
。因为晶体管n101的驱动能力大于n105，所以节点s0仍然保持在
‘0’
；晶体管n101,n103的驱动能力大于p101，开启状态的n101,n103管将节点q下拉回到
‘0’
，最终回到
‘0’
的节点q使得晶体管p102开启，将qn点上拉回到
‘1’
，使其恢复初始的正确值。
157.综上所述，如果软错误影响了存储节点q，qn，s1或者存储节点对q-qn，则本发明实施例抗sram存储单元能够完全恢复到正确的状态。但是需要指出的是，如果存储节点对s1-q或者s0-qn受到入射粒子的影响而沉积足够多的电荷时，单元的状态可能会发生错误。而在本发明实施例抗sram存储单元的版图设计中，存储节点对s1-q和s0-qn之间的距离被尽可能的拉大，因此避免了这些节点对之间的电荷共享，也即这些节点对之间不会发生单粒子多节点翻转。
158.如图5所示，是本发明实施例抗软错误的sram的sram存储单元的功能仿真；本发明实施例抗sram存储单元具备正常的读、写和保持功能
159.如图6所示，是本发明实施例抗软错误的sram的sram存储单元的软错误仿真，分别在80ns、150ns、180ns和250ns对节点q、qn、s0和节点对q-qn施加瞬态脉冲301，从仿真波形图可以看出，sram存储单元的任何一个节点或者节点对q-qn受到干扰发生翻转时，都可以保持正确且发生翻转的节点可以恢复到正确的逻辑状态。本发明实施例抗软错误的sram的sram存储单元简称为hslv存储单元，由上可知，本发明实施例hslv存储单元能抗软错误且具有自恢复的能力。
160.如图7所示，是本发明实施例抗软错误的sram的sram存储单元和现有各种抗软错
误的sram的sram存储单元的性能参数比较表；图7中，hslv12t表示本发明实施例抗软错误的sram的sram存储单元，12t表示存储单元中共有12个晶体管；quatro10t，we-quatro12t，qucce10t，qucce12t，rhd12t，rsp14t，ns10t，ps10t，sis10t和rhmd10t对应的存储单元请参考图2a-图2j所示，从虚线框302、303和304的数据可知，本发明实施例的hslv存储单元表现出了更高的rsnm，wnm和较快的写入速度t
wa
。
161.为了综合对比抗软错误的存储单元，我们使用指标电气质量参数(electrical quality metric，eqm)来评估这些存储单元的综合性能。eqm的计算公式为：
[0162][0163]
其中，iw表示写入电流，q
crit
表示临界电荷量；area表示存储单元的面积，power
hold
表示存储单元保持能耗；t
ra
表示读取速度,t
wa
表示写入速度。
[0164]
图7中，虚线框305中的数据为eqm的值；如图8所示，是本发明实施例抗软错误的sram的sram存储单元和现有各种抗软错误的sram的sram存储单元的电气质量参数对比图；可以看出，本发明实施例的hslv存储单元具有最高的eqm指标。
[0165]
由上可知，本发明实施例抗软错误的存储单元能实现高可靠应用，hslv单元能从其所有敏感节点上诱发的单节点翻转中恢复。此外，本发明实施例hslv单元还可以从其存储节点对q-qn上诱发的多节点翻转中恢复。
[0166]
本发明实施例hslv单元还表现出最高的读静态噪声容限rsnm和写噪声容限wnm，这使得存储单元在低压下具有更稳定的读取操作。
[0167]
本发明实施例hslv单元具有最高的综合指标eqm，使得本发明实施例hslv存储单元成为高可靠应用的更好选择。
[0168]
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

技术特征：

1.一种抗软错误的sram，其特征在于，sram存储单元具有双重互锁结构，包括：共源连接的第一nmos管和第二nmos管，所述第一nmos管的漏极为第一存储节点，所述第二nmos管的漏极为第二存储节点，所述第一nmos管的源极和所述第二nmos管的源极都接地，所述第一nmos管的栅极连接所述第二存储节点，所述第二nmos管的栅极连接所述第一存储节点，所述第一存储节点和所述第二存储节点互为反相；共源连接的第一pmos管和第二pmos管，所述第一pmos管的漏极为第三存储节点，所述第二pmos管的漏极为第四存储节点，所述第一pmos管的源极和所述第二pmos管的源极都接地，所述第一pmos管的栅极连接所述第四存储节点，所述第二pmos管的栅极连接所述第三存储节点，所述第三存储节点和所述第四存储节点互为反相；共漏连接的第五mos晶体管的栅极和源极连接在同相的所述第一存储节点和所述第三存储节点之间，使所述第一存储节点和所述第三存储节点形成源极跟随关系；共漏连接的第六mos晶体管的栅极和源极连接在同相的所述第二存储节点和所述第四存储节点之间，使所述第二存储节点和所述第四存储节点形成源极跟随关系；第三mos晶体管的栅极连接所述第二存储节点，所述第三mos晶体管的源极和漏极连接在所述第一存储节点和所述第三存储节点之间，所述第三mos晶体管作为开关管；第四mos晶体管的栅极连接所述第一存储节点，所述第四mos晶体管的源极和漏极连接在所述第二存储节点和所述第四存储节点之间，所述第四mos晶体管作为开关管。2.如权利要1所述的抗软错误的sram，其特征在于：所述sram存储单元还包括第一传输管、第二传输管、第三传输管和第四传输管；所述第一存储节点连接到所述第一传输管的输入端；所述第二存储节点连接到所述第二传输管的输入端；所述第三存储节点连接到所述第三传输管的输入端；所述第四存储节点连接到所述第四传输管的输入端。3.如权利要求2所述的抗软错误的sram，其特征在于：所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的导电类型都相同。4.如权利要求3所述的抗软错误的sram，其特征在于：所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的栅极都连接字线。5.如权利要求4所述的抗软错误的sram，其特征在于：所述第一传输管和所述第三传输管的输出端都连接到第一位线；所述第二传输管和所述第四传输管的输出端都连接到第二位线，所述第一位线和所述第二位线互为反向；所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的漏极作为输入端以及源极作为输出端。6.如权利要求5所述的抗软错误的sram，其特征在于：所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为pmos管。7.如权利要求5所述的抗软错误的sram，其特征在于：所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为nmos管。8.如权利要求7所述的抗软错误的sram，其特征在于：所述第五mos晶体管和所述第六mos晶体管都为nmos管。
9.如权利要求8所述的抗软错误的sram，其特征在于：所述第三mos晶体管和所述第四mos晶体管都为nmos管。10.如权利要求9所述的抗软错误的sram，其特征在于：在版图上，所述第二nmos管、所述第四mos晶体管、所述第四传输管、所述第二传输管和所述第六mos晶体管都形成于第一有源区中；所述第一pmos管形成于第二有源区中；所述第二pmos管形成于第三有源区中；所述第一nmos管、所述第三mos晶体管、所述第三传输管、所述第一传输管和所述第五mos晶体管都形成于第四有源区中；所述第一有源区和所述第四有源区都为n型掺杂；所述第二有源区和所述第三有源区都为p型掺杂。11.如权利要求10所述的抗软错误的sram，其特征在于：在版图上，所述第六mos晶体管的多晶硅栅从所述第一有源区延伸到所述第二有源区中并组成所述第一pmos管的多晶硅栅；所述第五mos晶体管的多晶硅栅从所述第四有源区延伸到所述第三有源区中并组成所述第二pmos管的多晶硅栅；所述第二nmos管的多晶硅栅和所述第四mos晶体管的多晶硅栅平行且在所述第一有源区外连接在一起；所述第一nmos管的多晶硅栅和所述第三mos晶体管的多晶硅栅平行且在所述第四有源区外连接在一起；所述第四传输管的源区和所述第四mos晶体管的漏区共用；所述第三传输管的源区和所述第三mos晶体管的漏区共用；所述第二传输管的源区和所述第六mos晶体管的源区共用；所述第一传输管的源区和所述第五mos晶体管的源区共用；所述第二nmos管的漏区和所述第四mos晶体管的源区共用；所述第一nmos管的漏区和所述第三mos晶体管的源区共用。12.如权利要求11所述的抗软错误的sram，其特征在于：所述第六mos晶体管的多晶硅栅、所述第二pmos管的漏区和所述第四mos晶体管的漏区都分别通过顶部对应的接触孔连接到由第一金属层组成的第四存储节点。13.如权利要求11所述的抗软错误的sram，其特征在于：所述第五mos晶体管的多晶硅栅、所述第一pmos管的漏区和所述第三mos晶体管的漏区都分别通过顶部对应的接触孔连接到由第一金属层组成的第三存储节点。14.如权利要求11所述的抗软错误的sram，其特征在于：所述第四mos晶体管的源区、所述第六mos晶体管的源区和所述第一nmos管的多晶硅栅都分别通过顶部对应的接触孔、第一金属层和第一层通孔连接到第二金属层组成的第二存储节点。15.如权利要求11所述的抗软错误的sram，其特征在于：所述第三mos晶体管的源区、所述第五mos晶体管的源区和所述第二nmos管的多晶硅栅都分别通过顶部对应的接触孔、第一金属层和第一层通孔连接到第二金属层组成的第一存储节点。16.如权利要求10所述的抗软错误的sram，其特征在于：所述第二nmos管和所述第四
mos晶体管处的所述第一有源区的宽度相等；所述第二nmos管处的所述第一有源区的宽度大于所述第六mos晶体管处的所述第一有源区的宽度，使所述第二nmos管和所述第四mos晶体管的驱动能力都大于所述第六mos晶体管的驱动能力；所述第二nmos管处的所述第一有源区的宽度大于所述第三有源区的宽度，使所述第二nmos管和所述第四mos晶体管的驱动能力都大于所述第二pmos管的驱动能力；所述第一nmos管和所述第三mos晶体管处的所述第四有源区的宽度相等；所述第一nmos管处的所述第四有源区的宽度大于所述第五mos晶体管处的所述第四有源区的宽度，使所述第一nmos管和所述第三mos晶体管的驱动能力都大于所述第五mos晶体管的驱动能力；所述第一nmos管处的所述第四有源区的宽度大于所述第二有源区的宽度，使所述第以nmos管和所述第三mos晶体管的驱动能力都大于所述第一pmos管的驱动能力。

技术总结

本发明公开了一种抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：共源连接的第一和第二NMOS管并由第一和第二NMOS管提供互锁的第一和第二存储节点，共源连接的第一和第二PMOS管并由第一和第二PMOS管提供互锁的第三和第四存储节点，共漏连接的第五MOS晶体管的栅极和源极连接在同相的第一和第三存储节点之间，共漏连接的第六MOS晶体管的栅极和源极连接在同相的第二和第四存储节点之间；第三MOS晶体管的栅极连接第二存储节点，源极和漏极连接在第一存储节点和第三存储节点之间。第四MOS晶体管的栅极连接第一存储节点，源极和漏极连接在第二和第四存储节点之间。本发明能抵抗多节点翻转，能改善RSNM和WNM。能改善RSNM和WNM。能改善RSNM和WNM。