半导体装置和操作半导体装置的方法与流程

1.本公开的各种实施方式涉及一种半导体设计技术，并且具体地，涉及包括电荷泵电路(charge pump circuit)的半导体装置。

背景技术：

2.在诸如闪存储器或电可擦除可编程只读存储器(eeprom)装置的非易失性存储器装置或诸如动态随机存取存储器(dram)装置的易失性存储器装置的操作中，需要高电压来进行编程操作和擦除操作。这些高电压可以以比外部电源电压更高的电平在内部产生。电荷泵电路可用于产生这样的高电压。
3.目前在各个领域中，正在开发电荷泵电路以提高电压倍增器效率和功率效率。

技术实现要素：

4.本公开的各种实施方式针对能够减少由提供给电荷泵电路的时钟消耗的输入电流的半导体装置。
5.根据本公开的实施方式，一种半导体装置包括：电荷泵电路，其适于通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；电压检测电路，其适于通过将所述输出电压与参考电压进行比较来生成比较信号；以及驱动控制电路，其适于在所述比较信号的激活时间段期间根据第一外部时钟和第二外部时钟产生所述第一主时钟和所述第二主时钟，同时控制转变序列，使得所述第二主时钟在所述第一主时钟转变之后转变。
6.根据本公开的实施方式，一种半导体装置的操作方法包括：通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；将所述输出电压与参考电压进行比较以产生并输出比较信号；通过在所述比较信号的激活时间段期间基于第一初步时钟和第二初步时钟的逻辑电平确定第一外部时钟和第二外部时钟的转变序列是否满足条件来生成输出使能信号；通过根据所述输出使能信号锁存所述第一外部时钟和所述第二外部时钟来输出所述第一主时钟和所述第二主时钟；以及在所述比较信号的所述激活时间段结束时，将所述第一主时钟和所述第二主时钟分别存储为所述第一初步时钟和所述第二初步时钟。
7.根据本公开的实施方式，一种半导体装置的操作方法包括：通过根据输出使能信号锁存第一外部时钟和第二外部时钟来分别产生第一主时钟和第二主时钟；通过根据所述第一主时钟和所述第二主时钟泵送输入电压来产生输出电压；通过将所述输出电压与参考电压进行比较来生成比较信号；以及在所述比较信号的激活时间段期间通过确定第一外部时钟和第二外部时钟的转变序列是否满足条件来生成所述输出使能信号。
8.根据本公开的实施方式，一种半导体装置可以包括：电荷泵电路，其被配置为通过根据第一主时钟和第二主时钟泵送输入电压来生成输出电压；电压检测电路，其被配置为通过将所述输出电压与参考电压进行比较来生成比较信号；以及驱动控制电路，其被配置为：在所述比较信号的激活时段的开始时间选择性地使第一外部时钟和第二外部时钟反相以生成第一内部时钟和第二内部时钟；在所述比较信号的激活时段期间，根据所述第一内
部时钟和所述第二内部时钟产生所述第一主时钟和所述第二主时钟，同时控制转变顺序，使得所述第二主时钟在所述第一主时钟转变之后转变；并且在所述比较信号的激活时段的结束时间，将所述第一主时钟和所述第二主时钟的逻辑电平分别存储为第一初步时钟和第二初步时钟。
9.根据本公开的实施方式，一种操作半导体装置的方法可以包括：通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；通过将所述输出电压与参考电压进行比较来生成比较信号；在所述比较信号的激活时段的开始时间选择性地使第一外部时钟和第二外部时钟反相以产生第一内部时钟和第二内部时钟；在所述比较信号的激活时段期间，通过基于第一初步时钟和第二初步时钟的逻辑电平确定所述第二内部时钟是否在所述第一内部时钟转变之后转变来生成输出激活信号；通过根据所述输出激活信号锁存所述第一内部时钟和所述第二内部时钟来输出所述第一主时钟和所述第二主时钟；以及在所述比较信号的所述激活时段的结束时间点，将所述第一主时钟和所述第二主时钟分别存储为所述第一初步时钟和所述第二初步时钟。
10.根据本公开的实施方式，一种半导体装置的操作方法可以包括：通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；通过将所述输出电压与参考电压进行比较来生成比较信号；通过在所述比较信号变为使能的时间点根据所述第一内部时钟和所述第二内部时钟以及第一检测信号和第二检测信号的相应逻辑电平选择性地使第一外部时钟和第二外部时钟反相来生成第一内部时钟和第二内部时钟；以及在所述比较信号保持启用的同时，根据所述第一内部时钟和所述第二内部时钟以及第一检测信号和第二检测信号的相应逻辑电平，从所述第一内部时钟和所述第二内部时钟生成所述第一主时钟和所述第二主时钟。在所述比较信号保持启用的同时，所述第一检测信号和所述第二检测信号可以表示在所述比较信号变为禁用时的时间点处所述第一主时钟和所述第二主时钟的相应逻辑电平。所述第一主时钟和所述第二主时钟可以在彼此不同的定时翻转。
11.根据本公开实施方式的半导体装置具有能够减小电荷泵电路的输入电流并减小总功率的效果，从而提高功率效率。
12.此外，根据本公开的实施方式的半导体装置具有能够使电荷泵电路的操作所需的时间最小化并减少泵送电压电平的纹波(噪声)的效果，从而提高功率效率。
附图说明
13.图1是示出根据本公开的实施方式的交叉耦合型电荷泵电路的电路图。
14.图2是描述根据本公开的实施方式的诸如图1所示的电荷泵电路的操作的时序图。
15.图3是示出了根据本公开的实施方式嵌入有诸如图1所示的电荷泵电路的半导体装置的框图。
16.图4a和图4b是描述根据本公开的实施方式的诸如图3中所示的半导体装置的操作的时序图。
17.图5是示出了根据本公开的实施方式的嵌入有电荷泵电路的半导体装置的框图。
18.图6是示出了根据本公开的实施方式的诸如图5中所示的驱动控制电路的电路图。
19.图7是描述根据本公开的实施方式的诸如图6中所示的驱动控制电路的操作的图表。
20.图8是描述根据本公开的实施方式的半导体装置的操作的时序图。
21.图9a和图9b是分别描述比较示例的上下文中的半导体装置的操作和根据本公开的实施方式的半导体装置的操作的时序图。
22.图10是根据本公开的另一实施方式的采用电荷泵电路的半导体装置的配置图。
23.图11是根据本公开的实施方式的图10中的驱动控制电路的详细电路图。
24.图12是用于描述根据本公开的实施方式的图10中的驱动控制电路的操作的图表。
25.图13是用于描述根据本公开的实施方式的图10中的半导体装置的操作的波形图。
具体实施方式
26.下面参照附图描述本公开的各种实施方式。然而，本公开的元件和特征可以被不同地配置或布置以形成其他实施方式，其可以是所公开的实施方式中的任何一个的变型。
27.在本公开中，对包括在“一个实施方式”、“示例性实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各种实施方式”、“其他实施方式”、“替代实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括在本公开的一个或多个实施方式中，但是可以或可以不必被组合在相同的实施方式中。
28.在本公开中，术语“包括”、“具有”、“含有”和“包含”是开放式的。如所附权利要求中所使用的，这些术语指明所述及的元件的存在，并且不排除存在或添加一个或多个其他元件。权利要求中的术语并不排除设备包括附加组件(例如，接口单元、电路等)。
29.在本公开中，可以将各种单元、电路或其他组件描述或要求保护为“被配置为”执行一个或多个任务。在这种情况下，“被配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来表示结构。这样，块/单元/电路/组件可以被认为被配置为即使当指定的块/单元/电路/组件当前不工作(例如，未被接通或激活)时也执行任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件，例如电路、存储可执行以实现操作的程序指令的存储器等。另外，“被配置为”可以包括由软件和/或固件操纵从而以能够执行所讨论的任务的方式操作的通用结构(例如，通用电路)(例如，fpga或执行软件的通用处理器)。“被配置为”还可以包括调整制造工艺(例如，半导体制造设施)以制造实现或执行一个或更多个任务的装置(例如，集成电路)。
30.如在本公开中使用的，术语“电路”或“逻辑”指的是以下所有内容：(a)仅硬件电路实现(例如仅模拟和/或数字电路中的实现)以及(b)电路和软件(和/或固件)的组合，例如(如适用)：(i)处理器的组合或(ii)处理器/软件(包括数字信号处理器)、软件和存储器的部分，它们一起工作以使诸如移动电话或服务器的设备执行各种功能，以及(c)电路，诸如微处理器或微处理器的一部分，它们需要软件或固件来操作，即使软件或固件在物理上不存在。该“电路”或“逻辑”的定义适用于本技术中包括在任何权利要求中的该术语的所有用例。作为另一示例，如本技术中所使用的，术语“电路”或“逻辑”还覆盖仅处理器(或多个处理器)或处理器的一部分及其(或它们的)伴随的软件和/或固件的实现。术语“电路”或“逻辑”还覆盖例如(并且如果适用于特定权利要求元素)用于存储装置的集成电路。
31.如本文所使用的，术语“第一”、“第二”、“第三”等用作术语之后的名词的标签，并且不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”不一定意味着必须在第二值之前写入第一值。此外，尽管在此可以使用术语来标识各种元件，但是这些元
件不受这些术语的限制。这些术语用于将一个元件与否则具有相同或相似名称的另一元件区分开。例如，可以将第一电路与第二电路区分开。
32.此外，术语“基于”用于描述影响确定的一个或多个因素。该术语不排除可能影响确定的其他因素。即，确定可以仅基于那些因素或至少部分地基于那些因素。例如，短语“基于b确定a”。虽然在这种情况下，b是影响a的确定的因素，但是这样的短语并不排除a的确定也基于c。在其他实例中，a可仅基于b来确定。
33.这里，数据的项、数据项、数据条目或数据的条目可以是比特序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页面、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频信号的一部分、元数据或可以由比特序列表示的任何其他实体。根据实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括两个不同组件之间的传输分组内的信息单元。
34.在下文中，参考附图详细描述本公开的各种实施方式。
35.图1是示出根据本公开的实施方式的交叉耦合型(cross-coupled type)电荷泵电路10的电路图。
36.参照图1，电荷泵电路10可以包括第一泵电路12、第二泵电路14和输出电容器cout。
37.虽然图1示出了两个泵级(pump stage)(即，第一泵电路12和第二泵电路14)串联联接的电荷泵电路10，但是本发明不限于此。在一个实施方式中，第二泵电路14可以被配置为并联联接到开关(未示出)。当开关导通时，来自第一泵电路12的第一输出电压vout_p直接提供给输出端子out_nd。在另一实施方式中，电荷泵电路10可以包括串联联接的两个或更多个泵级。在这种情况下，电荷泵电路10可以另外包括一个或更多个开关(未示出)，每个开关并联联接到对应的泵级。通过根据输出端子的负载电容控制开关的导通，可以调节输出电压的电平。结果，通过调节施加到输出端子out_nd的输出电压的电平，可以通用地使用电荷泵电路10。
38.第一泵电路12和第二泵电路14可以根据一对互补时钟操作，所述互补时钟各自具有相反的相位。例如，一对第一互补时钟可以包括第一主时钟ck00和第一子时钟ck00b，并且一对第二互补时钟可以包括第二主时钟ck90和第二子时钟ck90b。第一泵电路12可以通过根据第一主时钟ck00和第一子时钟ck00b在输入端子in_nd处泵送输入电压vin来生成第一输出电压vout_p。第一主时钟ck00可以具有与第一子时钟ck00b相反的相位，并且具有与第一子时钟ck00b相同的周期。例如，当第一主时钟ck00具有逻辑高电平时，第一子时钟ck00b具有逻辑低电平。当第一主时钟ck00具有逻辑低电平时，第一子时钟ck00b具有逻辑高电平。可以通过使第一主时钟ck00反相来生成第一子时钟ck00b。
39.第二泵电路14可以通过根据第二主时钟ck90和第二子时钟ck90b泵送第一输出电压vout_p而在输出端子out_nd处产生第二输出电压vout。第二主时钟ck90可以具有与第二子时钟ck90b相反的相位，并且具有与第二子时钟ck90b相同的周期。例如，当第二主时钟ck90具有逻辑高电平时，第二子时钟ck90b具有逻辑低电平。当第二主时钟ck90具有逻辑低电平时，第二子时钟ck90b具有逻辑高电平。可以通过使第二主时钟ck90反相来生成第二子时钟ck90b。优选地，第一主时钟ck00和第二主时钟ck90具有90度的相位差，并且第一子时钟ck00b和第二子时钟ck90b具有90度的相位差。
40.输出电容器cout可以联接在输出端子out_nd和接地电压(vss)端子之间。
41.第一泵电路12可以包括第一晶体管m1至第四晶体管m4以及第一电容器c1和第二电容器c2。第二泵电路14可以包括第五晶体管m5至第八晶体管m8以及第三电容器c3和第四电容器c4。第一电容器c1可以具有接收第一主时钟ck00的第一端子，第二电容器c2可以具有接收第一子时钟ck00b的第一端子，第三电容器c3可以具有接收第二主时钟ck90的第一端子，第四电容器c4可以具有接收第二子时钟ck90b的第一端子。
42.由于第二泵电路14具有与第一泵电路12基本相同的配置，因此以第一泵电路12为例进行描述。
43.第一晶体管m1可以联接在输入端子in_nd和第一电容器c1的第二端子之间，并且具有接收通过第二电容器c2传输的第一子时钟ck00b的栅极。第二晶体管m2可以联接在输入端子in_nd和第二电容器c2的第二端子之间，并且具有接收通过第一电容器c1传输的第一主时钟ck00的栅极。第三晶体管m3可以联接在第二电容器c2的第二端子和输出第一输出电压vout_p的输出节点之间，并且具有接收通过第一电容器c1传输的第一主时钟ck00的栅极。第四晶体管m4可以联接在第一电容器c1的第二端子和输出节点之间，并且具有接收通过第二电容器c2传输的第一子时钟ck00b的栅极。优选地，第一晶体管m1和第二晶体管m2可以由n沟道金属氧化物半导体(nmos)晶体管实现，第三晶体管m3和第四晶体管m4可以由p沟道金属氧化物半导体(pmos)晶体管实现。
44.当电荷泵电路10包括串联联接的两个或更多个泵级时，可以根据第一主时钟ck00和第一子时钟ck00b来驱动串联的奇数编号的泵级，而可以根据第二主时钟ck90和第二子时钟ck90b来驱动串联的偶数编号的泵级。
45.图2是根据本公开的实施方式的描述图1中所示的电荷泵电路10的操作的时序图。
46.参照图2，描述第一泵电路12和第二泵电路14的操作。
47.[第一区间]
[0048]
在第一区间或第一时间段期间，第一主时钟ck00变为逻辑高电平，并且第一子时钟ck00b变为逻辑低电平。第一晶体管m1和第三晶体管m3截止，第二晶体管m2和第四晶体管m4导通。第二主时钟ck90变为逻辑低电平，并且第二子时钟ck90b变为逻辑高电平。第五晶体管m5和第七晶体管m7导通，第六晶体管m6和第八晶体管m8截止。
[0049]
结果，在第一电容器c1处充电的电压被放电并作为第一输出电压vout_p被提供给第二泵电路14。提供给第二泵电路14的第一输出电压vout_p通过第五晶体管m5在第三电容器c3处充电。此时，输入端子in_nd处的输入电压vin通过第二晶体管m2在第二电容器c2处充电，并且在第四电容器c4处充电的电压被放电并作为第二输出电压vout输出到输出端子out_nd。
[0050]
[第二区间]
[0051]
在第二区间或第二时间段期间，在第一主时钟ck00和第一子时钟ck00b保持与第一区间的相位相同的相位的状态下，第二主时钟ck90转变为逻辑高电平，并且第二子时钟ck90b转变为逻辑低电平。第五晶体管m5和第七晶体管m7截止，第六晶体管m6和第八晶体管m8导通。结果，在第三电容器c3处充电的电压被放电并作为第二输出电压vout被提供给输出端子out_nd。此时，第一输出电压vout_p通过第六晶体管m6在第四电容器c4处充电。
[0052]
[第三区间]
[0053]
在第三区间或第三时间段期间，在第二主时钟ck90和第二子时钟ck90b保持与第二区间的相位相同的相位的状态下，第一主时钟ck00转变为逻辑低电平，并且第一子时钟ck00b转变为逻辑高电平。第一晶体管m1和第三晶体管m3导通。在第二电容器c2处充电的电压被放电并作为第一输出电压vout_p被提供给第二泵电路14。由于第六晶体管m6导通，所以第一输出电压vout_p通过第六晶体管m6在第四电容器c4处充电。此时，输入端子in_nd处的输入电压vin通过第一晶体管m1在第一电容器c1处充电。
[0054]
[第四区间]
[0055]
在第四区间或第四时间段期间，在第一主时钟ck00和第一子时钟ck00b保持与第三区间的相位相同的相位的状态下，第二主时钟ck90转变为逻辑低电平，并且第二子时钟ck90b转变为逻辑高电平。第五晶体管m5和第七晶体管m7导通，第六晶体管m6和第八晶体管m8截止。在第四电容器c4处充电的电压被放电并作为第二输出电压vout被提供给输出端子out_nd。此时，第一输出电压vout_p通过第五晶体管m5在第三电容器c3处充电。
[0056]
如上所述，随着第一主时钟ck00和第二主时钟ck90以及第一子时钟ck00b和第二子时钟ck90翻转，重复执行用于第一区间到第四区间的操作。结果，输出端子out_nd处的第二输出电压vout在输出电容器(图1中的cout)处充电，从而作为最终输出电压输出。
[0057]
图3是示出了根据本公开的实施方式的嵌入有图1所示的电荷泵电路10的半导体装置20的框图。
[0058]
参照图3，半导体装置20可以包括电荷泵电路10、电压检测电路22和驱动控制电路24。
[0059]
电荷泵电路10可以具有与图1和图2中所示的结构和操作基本相同的结构和操作。
[0060]
电压检测电路22可以通过将输出电压vout与参考电压vref进行比较来生成比较信号cmp。电压检测电路22可以包括分压器22a和比较器22b。
[0061]
分压器22a可以根据设置的比率对输出电压vout进行分压，以输出检测电压vfb。分压器22a可以包括串联联接在输出端子out_nd和接地电压(vss)端子之间的第一电阻器r1和第二电阻器r2。分压器22a可以在第一电阻器r1和第二电阻器r2之间的公共端子c_nd处输出检测电压vfb。比较器22b可以通过将检测电压vfb与参考电压vref进行比较来输出比较信号cmp。当检测电压vfb低于参考电压vref时，比较器22b可以将比较信号cmp激活为高电平。优选地，具有与外部电源电压的变化无关的恒定电压电平的带隙电压(band-gap voltage)可以用作参考电压vref。
[0062]
驱动控制电路24可以根据比较信号cmp锁存第一外部时钟ck00_ex和第二外部时钟ck90_ex，以输出第一主时钟ck00和第二主时钟ck90。驱动控制电路24可以包括锁存电路24a和输出电路24b。
[0063]
锁存电路24a可以在比较信号cmp的激活区间或激活时间段期间检测第一外部时钟ck00_ex和第二外部时钟ck90_ex的每个上升沿，并输出第一中间时钟ck00_l和第二中间时钟ck90_l。第一中间时钟ck00_l和第二中间时钟ck90_l可以分别具有与第一外部时钟ck00_ex和第二外部时钟ck90_ex基本相同的激活区间。在比较信号cmp的激活区间期间，输出电路24b可以分别输出第一中间时钟ck00_l和第二中间时钟ck90_l作为第一主时钟ck00和第二主时钟ck90。输出电路24b可以包括第一逻辑门and1和第二逻辑门and2。第一逻辑门and1可以对第一中间时钟ck00_l和比较信号cmp执行逻辑与操作，以输出第一主时钟ck00。
第二逻辑门and2可以对第二中间时钟ck90_l和比较信号cmp执行逻辑与操作，以输出第二主时钟ck90。
[0064]
图4a和图4b是描述根据本公开的实施方式的图3中所示的半导体装置20的操作的时序图。
[0065]
参照图4a和图4b，电压检测电路22可以通过将输出电压vout与参考电压vref进行比较来生成比较信号cmp。当检测电压vfb低于参考电压vref时，电压检测电路22可以将比较信号cmp激活为高电平。锁存电路24a可以在比较信号cmp的激活区间期间检测第一外部时钟ck00_ex和第二外部时钟ck90_ex的每个上升沿，并输出第一中间时钟ck00_l和第二中间时钟ck90_l。在比较信号cmp的激活区间期间，输出电路24b可以分别输出第一中间时钟ck00_l和第二中间时钟ck90_l作为第一主时钟ck00和第二主时钟ck90。即，在比较信号cmp的激活区间期间，驱动控制电路24可以通过检测第一外部时钟ck00_ex和第二外部时钟ck90_ex的每个上升沿来激活第一主时钟ck00和第二主时钟ck90达特定时段，并且在比较信号cmp的激活区间或时间段结束时停用第一主时钟ck00和第二主时钟ck90。
[0066]
在图4a所示情况下，第一主时钟ck00和第二主时钟ck90可以在比较信号cmp的激活区间/时间段结束时(即，比较信号cmp的下降沿)同时转变。由于同时执行时钟的切换操作，因此由于切换操作而消耗的峰值电流可能增加。在图4b所示情况下，在比较信号cmp的激活区间期间，仅第一主时钟ck00翻转。第二主时钟ck90在该时间期间不翻转。由于即使第一主时钟ck00翻转，第二主时钟ck90也不翻转，所以图2中描述的第一区间至第四区间的操作可以不重复执行。因此，电荷泵电路10不泵送输入电压vin。即使当第一主时钟ck00翻转时，也不产生输出电压vout，这由于不必要的切换操作而增加了电流消耗。
[0067]
在下文中，详细描述包括电荷泵电路的半导体装置，其能够最小化/减小由于电荷泵电路的输入时钟引起的电流消耗。
[0068]
图5是示出了根据本公开的实施方式嵌入有电荷泵电路的半导体装置100的框图。
[0069]
参照图5，半导体装置100可以包括电荷泵电路110、电压检测电路120和驱动控制电路130。
[0070]
电荷泵电路110可以通过根据第一主时钟ck00和第二主时钟ck90泵送输入电压vin来产生输出电压vout。电荷泵电路110可以根据第一主时钟ck00和第二主时钟ck90对输入电压vin执行泵送操作以增加输出电压vout的电平。电荷泵电路110可以具有与图1和图2中的电荷泵电路110的结构和操作基本相同的结构和操作。
[0071]
电压检测电路120可以通过将输出电压vout与参考电压vref进行比较来生成比较信号cmp。电压检测电路120可以包括分压器122和比较器124。
[0072]
分压器122可以根据设置的比率对输出电压vout进行分压，以输出检测电压vfb。分压器122可以包括串联联接在输出端子out_nd和接地电压(vss)端子之间的第一电阻器r3和第二电阻器r4。分压器122可以在第一电阻器r3和第二电阻器r4之间的公共端子c_nd处输出检测电压vfb。比较器124可以通过将检测电压vfb与参考电压vref进行比较来输出比较信号cmp。当检测电压vfb低于参考电压vref时，比较器124可以将比较信号cmp激活为高电平。优选地，具有与外部电源电压的变化无关的恒定电压电平的带隙电压可以用作参考电压vref。
[0073]
驱动控制电路130可以在比较信号cmp的激活区间期间根据第一外部时钟ck00_ex
和第二外部时钟ck90_ex来生成第一主时钟ck00和第二主时钟ck90。具体地，根据实施方式的驱动控制电路130可以根据转变序列控制第一主时钟ck00和第二主时钟ck90转变。驱动控制电路130可以控制转变序列，使得第二主时钟ck90在第一主时钟ck00转变之后转变。在比较信号cmp的激活区间期间，在第一主时钟ck00从逻辑低电平转变为逻辑高电平之后，驱动控制电路130可以控制第二主时钟ck90从逻辑低电平转变为逻辑高电平。在比较信号cmp的激活区间期间，在第一主时钟ck00从逻辑高电平转变为逻辑低电平之后，驱动控制电路130可以控制第二主时钟ck90从逻辑高电平转变为逻辑低电平。此外，根据实施方式的驱动控制电路130可以控制第一主时钟ck00和第二主时钟ck90在比较信号cmp的激活区间/时间段结束时保持它们的逻辑电平。
[0074]
具体地，驱动控制电路130可以包括先前时钟存储电路132、序列确定电路134和输出控制电路136。
[0075]
先前时钟存储电路132可以根据比较信号cmp将第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。先前时钟存储电路132可以在比较信号cmp的激活区间/时间段结束时(即，与比较信号cmp的下降沿同步地)存储第一主时钟ck00和第二主时钟ck90。
[0076]
序列确定电路134可以通过在比较信号cmp的激活区间期间基于第一初步时钟ck00_s和第二初步时钟ck90_s确定第一外部时钟ck00_ex和第二外部时钟ck90_ex的转变序列是否满足特定条件来生成输出使能信号seq_on。特定条件可以是在第一外部时钟ck00_ex从逻辑低电平转变为逻辑高电平之后，第二外部时钟ck90_ex从逻辑低电平转变为逻辑高电平，或者，另选地，在第一外部时钟ck00_ex从逻辑高电平转变为逻辑低电平之后，第二外部时钟ck90_ex从逻辑高电平转变为逻辑低电平。具体地，序列确定电路134可以通过对第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平进行解码来生成选择信号(图6中的sel《3:0》)。序列确定电路134可以根据选择信号sel《3:0》来选择第一外部时钟ck00_ex和第一外部时钟ck00_ex的反相信号(未示出)中的一个，并且输出第一序列选择信号(图6中的ck00_sel)。序列确定电路134可以根据选择信号sel《3:0》来选择第二外部时钟ck90_ex和二外部时钟ck90_ex的反相信号(未示出)中的一个，并且输出第二序列选择信号(图6中的ck90_sel)。序列确定电路134可以根据比较信号cmp、第一序列选择信号ck00_sel和第二序列选择信号ck90_sel来生成输出使能信号seq_on。
[0077]
输出控制电路136可以通过根据输出使能信号seq_on锁存第一外部时钟ck00_ex和第二外部时钟ck90_ex来输出第一主时钟ck00和第二主时钟ck90。
[0078]
如上所述，根据实施方式的驱动控制电路130可以控制转变序列，使得第二主时钟ck90在第一主时钟ck00转变之后转变。此外，根据实施方式的驱动控制电路130可以控制第一主时钟ck00和第二主时钟ck90以在比较信号cmp的激活区间/时间段结束时保持它们的逻辑电平。因此，半导体装置100可以控制第一主时钟ck00和第二主时钟ck90不同时转变，并且可以最小化/减小由于不必要的切换操作引起的电流消耗。
[0079]
图6是示出根据本公开的实施方式的图5中所示的驱动控制电路130的电路图。图7是描述根据本公开的实施方式的图6中所示的驱动控制电路130的操作的图表。
[0080]
参照图6，示出了先前时钟存储电路132、序列确定电路134和输出控制电路136的详细电路图。
[0081]
先前时钟存储电路132可以包括第一存储器132a和第二存储器132b。第一存储器132a可以在比较信号cmp的激活区间/时间段结束时存储第一主时钟ck00以输出第一初步时钟ck00_s。第二存储器132b可以在比较信号cmp的激活区间/时间段结束时存储第二主时钟ck90以输出第二初步时钟ck90_s。优选地，第一存储器132a和第二存储器132b可以利用与比较信号cmp的下降沿同步的d触发器来实现。
[0082]
序列确定电路134可以包括逻辑解码器1342、选择器1344和使能信号生成器1346。
[0083]
逻辑解码器1342可以通过对第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平进行解码来生成选择信号sel《3:0》。例如，如图7所示，当第一初步时钟ck00_s和第二初步时钟ck90_s都具有逻辑低电平时，逻辑解码器1342可以生成“0001”的选择信号sel《3:0》。当第一初步时钟ck00_s具有逻辑高电平且第二初步时钟ck90_s具有逻辑低电平时，逻辑解码器1342可产生“0010”的选择信号sel《3:0》。当第一初步时钟ck00_s具有逻辑低电平且第二初步时钟ck90_s具有逻辑高电平时，逻辑解码器1342可产生“0100”的选择信号sel《3:0》。当第一初步时钟ck00_s和第二初步时钟ck90_s都具有逻辑高电平时，逻辑解码器1342可以生成“1000”的选择信号sel《3:0》。
[0084]
序列确定电路134还可以包括第一反相器inv1至第五反相器inv5。第一反相器inv1可以将第一外部时钟ck00_ex反相以输出第一负时钟ck00eb，并且第二反相器inv2可以将第一负时钟ck00eb反相以输出第一正时钟ck00ed。第三反相器inv3可以将第二外部时钟ck90_ex反相以输出第二负时钟ck90eb，并且第四反相器inv4可以将第二负时钟ck90eb反相以输出第二正时钟ck90ed。第五反相器inv5可以将比较信号cmp反相以输出反相的比较信号cmpb。
[0085]
选择器1344可以根据选择信号sel《3:0》选择第一正时钟ck00ed和第一负时钟ck00eb中的一个，并输出第一序列选择信号ck00_sel。选择器1344可以根据选择信号sel《3:0》选择第二正时钟ck90ed和第二负时钟ck90eb中的一个，并输出第二序列选择信号ck90_sel。例如，如图7所示，选择器1344可以通过根据“0001”的选择信号sel《3:0》选择第一负时钟ck00eb和第二负时钟ck90eb来分别输出第一序列选择信号ck00_sel和第二序列选择信号ck90_sel。选择器1344可以通过根据“0010”的选择信号sel《3:0》选择第一正时钟ck00ed和第二负时钟ck90eb来分别输出第一序列选择信号ck00_sel和第二序列选择信号ck90_sel。选择器1344可以通过根据“0100”的选择信号sel《3:0》选择第一负时钟ck00eb和第二正时钟ck90ed来分别输出第一序列选择信号ck00_sel和第二序列选择信号ck90_sel。选择器1344可以通过根据“1000”的选择信号sel《3:0》选择第一正时钟ck00ed和第二正时钟ck90ed来分别输出第一序列选择信号ck00_sel和第二序列选择信号ck90_sel。
[0086]
在比较信号cmp的激活区间期间，使能信号生成器1346可以响应于第一序列选择信号ck00_sel和第二序列选择信号ck90_sel来激活输出使能信号seq_on。使能信号生成器1346可以在比较信号cmp的激活区间/时间段结束时使输出使能信号seq_on去激活。即，使能信号生成器1346可以与比较信号cmp的下降沿同步地使输出使能信号seq_on去激活。详细地，使能信号生成器1346可以包括置位信号生成器1346a和置位/复位(sr)锁存器1346b。
[0087]
置位信号生成器1346a可以根据比较信号cmp、第一序列选择信号ck00_sel和第二序列选择信号ck90_sel来生成置位信号s。置位信号生成器1346a可以用用于对比较信号cmp、第一序列选择信号ck00_sel和第二序列选择信号ck90_sel执行逻辑与操作的逻辑门
实现。当第一序列选择信号ck00_sel和第二序列选择信号ck90_sel两者变为逻辑高电平时，置位信号生成器1346a可以在比较信号cmp的激活区间期间将置位信号s激活为逻辑高电平。
[0088]
sr锁存器1346b可以输出输出使能信号seq_on，输出使能信号seq_on响应于置位信号s而被激活，并且响应于反相的比较信号cmpb而被去激活。
[0089]
输出控制电路136可以包括第一锁存器136a和第二锁存器136b。第一锁存器136a可以锁存第一外部时钟ck00_ex并根据输出使能信号seq_on输出第一主时钟ck00。第一锁存器136a可以锁存第一外部时钟ck00_ex以在输出使能信号seq_on被激活时输出第一主时钟ck00，并且在输出使能信号seq_on被去激活时保持先前锁存的第一主时钟ck00的电平。第二锁存器136b可以锁存第二外部时钟ck90_ex并根据输出使能信号seq_on输出第二主时钟ck90。第二锁存器136b可以锁存第二外部时钟ck90_ex以在输出使能信号seq_on被激活时输出第二主时钟ck90，并且在输出使能信号seq_on被去激活时保持先前锁存的第二主时钟ck90的电平。
[0090]
在下文中，参照图5至图8，对半导体装置100的操作进行详细说明。
[0091]
图8是描述根据本公开的实施方式的半导体装置的操作的时序图。
[0092]
参照图8，在第一区间t1期间，检测电压vfb大于或等于参考电压vref。电压检测电路120将比较信号cmp去激活为逻辑低电平。序列确定电路134将输出使能信号seq_on去激活为逻辑低电平。输出控制电路136保持第一主时钟ck00和第二主时钟ck90的电平而不使之翻转。因此，电荷泵电路110不对输入电压vin执行泵送操作。由于先前时钟存储电路132存储逻辑低电平的第一初步时钟ck00_s和第二初步时钟ck90_s，因此序列确定电路134根据“0001”的选择信号sel《3:0》，通过使第一外部时钟ck00_ex反相来输出第一序列选择信号ck00_sel，并且通过使第二外部时钟ck90_ex反相来输出第二序列选择信号ck90_sel。
[0093]
在第二区间t2期间，检测电压vfb变得低于参考电压vref。电压检测电路120将比较信号cmp激活为逻辑高电平。由于先前时钟存储电路132仍然存储逻辑低电平的第一初步时钟ck00_s和第二初步时钟ck90_s，因此序列确定电路134根据“0001”的选择信号sel《3:0》，通过使第一外部时钟ck00_ex反相来输出第一序列选择信号ck00_sel，并且通过使第二外部时钟ck90_ex反相来输出第二序列选择信号ck90_sel。当第一序列选择信号ck00_sel和第二序列选择信号ck90_sel两者变为逻辑高电平时，序列确定电路134在比较信号cmp的激活区间期间激活置位信号s。序列确定电路134响应于置位信号s激活输出使能信号seq_on。输出控制电路136通过根据输出使能信号seq_on锁存第一外部时钟ck00_ex和第二外部时钟ck90_ex来输出第一主时钟ck00和第二主时钟ck90。因此，电荷泵电路110对输入电压vin执行泵送操作，以增加输出电压vout(即，检测电压vfb)的电平。
[0094]
在第三区间t3期间，检测电压vfb变得大于参考电压vref。电压检测电路120将比较信号cmp去激活为逻辑低电平。序列确定电路134使输出使能信号seq_on去激活。输出控制电路136保持第一主时钟ck00和第二主时钟ck90的电平而不使之翻转。因此，电荷泵电路110不对输入电压vin执行泵送操作。在比较信号cmp的激活区间/时间段结束时，先前时钟存储电路132将逻辑高电平的第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。序列确定电路134根据逻辑高电平的第一初步时钟ck00_s和第二初步时钟ck90_s来生成“1000”的选择信号sel《3:0》。根据“1000”的选择信号sel《3:
0》，序列确定电路134输出第一外部时钟ck00_ex作为第一序列选择信号ck00_sel，并且输出第二外部时钟ck90_ex作为第二序列选择信号ck90_sel。
[0095]
在第四区间t4期间，检测电压vfb变得低于参考电压vref。电压检测电路120将比较信号cmp激活为逻辑高电平。由于第一初步时钟ck00_s和第二初步时钟ck90_s保持逻辑高电平，序列确定电路134输出第一外部时钟ck00_ex作为第一序列选择信号ck00_sel，并且输出第二外部时钟ck90_ex作为第二序列选择信号ck90_sel。当第一序列选择信号ck00_sel和第二序列选择信号ck90_sel两者变为逻辑高电平时，序列确定电路134在比较信号cmp的激活区间期间激活置位信号s。序列确定电路134响应于置位信号s激活输出使能信号seq_on。即使比较信号cmp被激活为逻辑高电平，输出使能信号seq_on也不立即被激活，而是当第一外部时钟ck00_ex和第二外部时钟ck90_ex的转变序列满足特定条件时，输出使能信号seq_on被激活。即，当第一序列选择信号ck00_sel和第二序列选择信号ck90_sel两者变为逻辑高电平时，输出使能信号seq_on被激活。输出控制电路136通过根据输出使能信号seq_on锁存第一外部时钟ck00_ex和第二外部时钟ck90_ex来输出第一主时钟ck00和第二主时钟ck90。因此，电荷泵电路110对输入电压vin执行泵送操作，以增加输出电压vout(即，检测电压vfb)的电平。
[0096]
在第五区间t5期间，电压检测电路120将比较信号cmp去激活为逻辑低电平。序列确定电路134使输出使能信号seq_on去激活。在比较信号cmp的激活区间/时间段结束时，先前时钟存储电路132将逻辑低电平的第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。根据“0001”的选择信号sel《3:0》，序列确定电路134通过使第一外部时钟ck00_ex反相来输出第一序列选择信号ck00_sel，并且通过使第二外部时钟ck90_ex反相来输出第二序列选择信号ck90_sel。
[0097]
如上所述，在比较信号cmp的激活区间期间，根据实施方式的半导体装置100的驱动控制电路130可以基于第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平通过确定第一外部时钟ck00_ex和第二外部时钟ck90_ex的转变序列是否满足特定条件来输出第一主时钟ck00和第二主时钟ck90。此外，在比较信号cmp的激活区间/时间段结束时，驱动控制电路130可以通过将第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s来控制第一主时钟ck00和第二主时钟ck90保持其逻辑电平。因此，半导体装置100可以控制第一主时钟ck00和第二主时钟ck90不同时转变，并且可以最小化/减小由于不必要的切换操作引起的电流消耗。
[0098]
图9a是描述根据本公开实施方式的根据比较示例的半导体装置的操作的时序图。图9b是描述根据本公开的实施方式的半导体装置的操作的时序图。
[0099]
参照图9a，在根据比较示例的半导体装置的情况下，例如，在图3中的半导体装置20的情况下，第一主时钟ck00和第二主时钟ck90在比较信号cmp的激活区间/时间段结束时同时转变。因此，由于这样的切换操作而消耗的峰值电流可以增加，从而将纹波电压增加到高达1.395v。此外，在比较信号cmp的激活区间期间，仅第一主时钟ck00翻转，而第二主时钟ck90不翻转，这增加了由于不必要的切换操作引起的电流消耗。
[0100]
参照图9b，根据实施方式，在半导体装置中，例如在图5中的半导体装置100中，第一主时钟ck00和第二主时钟ck90在比较信号cmp的激活区间/时间段结束时保持其逻辑电平。由于消除了第一主时钟ck00和第二主时钟ck90同时转变的情况，所以峰值电流可以减
小，从而将纹波减小到0.986v。此外，通过控制转变序列使得第二主时钟ck90在第一主时钟ck00转变之后转变，消除了不必要的切换操作，从而最小化/减小了电流消耗。
[0101]
在下文中，本公开提出一种半导体装置，其不仅能够减小提供给电荷泵电路的时钟的输入电流，而且能够使时钟等待时间最小化。
[0102]
图10是根据本公开的另一实施方式的采用电荷泵电路的半导体装置100的配置图。
[0103]
参照图10，半导体装置100可以包括电荷泵电路110、电压检测电路120和驱动控制电路630。
[0104]
电荷泵电路110可以通过根据第一主时钟ck00和第二主时钟ck90泵送输入电压vin来产生输出电压vout。电荷泵电路110可以具有与参照图1和图2描述的电荷泵电路10的配置基本相同的配置。
[0105]
电压检测电路120可以通过将输出电压vout与参考电压vref进行比较来生成比较信号cmp。电压检测电路120可以包括分压器122和比较器124。分压器122可以对输出电压vout进行分压，并将分压后的电压提供为检测电压vfb。分压器122可以包括串联连接到输出端子out_nd和接地电压vss端子的第一电阻器r3和第二电阻器r4，并且检测电压vfb可以从第一电阻器r3和第二电阻器r4的公共节点c_nd输出。比较器124可以通过将参考电压vref与检测电压vfb进行比较来输出比较信号cmp。当检测电压vfb小于或等于参考电压vref时，比较器124可以将比较信号cmp激活为高电平并输出激活的比较信号cmp。优选地，参考电压vref可以使用具有与从外部提供的电压的变化无关的恒定电压电平的带隙电压bandgap voltage。
[0106]
驱动控制电路630可以在比较信号cmp的激活时段的开始时间点选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生第一内部时钟ck00in和第二内部时钟ck90in。此外，在比较信号cmp的激活时段的结束时间点，驱动控制电路630可以将第一主时钟ck00和第二主时钟ck90的逻辑电平分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。具体地，根据本公开的驱动控制电路630可以根据第一初步时钟ck00_s、第二初步时钟ck90_s、第一外部时钟ck00_ex和第二外部时钟ck90_ex的相应逻辑电平选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生第一内部时钟ck00in和第二内部时钟ck90in。
[0107]
此外，在比较信号cmp的激活时段期间，驱动控制电路630可以根据第一内部时钟ck00in和第二内部时钟ck90in生成第一主时钟ck00和第二主时钟ck90。具体地，根据本公开的驱动控制电路630可以控制转变顺序，使得第一主时钟ck00转变，并且然后第二主时钟ck90转变。即，在比较信号cmp的激活时段期间，驱动控制电路630可以控制转变顺序，使得第一主时钟ck00从逻辑低电平转变为逻辑高电平，并且然后第二主时钟ck90从逻辑低电平转变为逻辑高电平，并且第一主时钟ck00从逻辑高电平转变为逻辑低电平，并且然后第二主时钟ck90从逻辑高电平转变为逻辑低电平。
[0108]
更具体地，驱动控制电路630可以包括先前时钟存储单元632、时钟输入单元638、时钟顺序确定单元634和输出控制单元636。时钟输入单元638可以包括先前/当前时钟存储部分6381和时钟选择部分6382。
[0109]
先前时钟存储单元632可以根据比较信号cmp将第一主时钟ck00和第二主时钟
ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。优选地，在比较信号cmp的激活时段的结束时间点，即，与比较信号cmp的下降沿同步地，先前时钟存储单元632可以将第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s。
[0110]
时钟输入单元638可以基于比较信号cmp，根据第一初步时钟ck00_s、第二初步时钟ck90_s、第一内部时钟ck00in和第二内部时钟ck90in的相应逻辑电平，选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以生成第一内部时钟ck00in和第二内部时钟ck90in。
[0111]
包括在时钟输入单元638中的先前/当前时钟存储部分6381可以在比较信号cmp的激活时段的开始时间点将第一内部时钟ck00in、第二内部时钟ck90in、第一初步时钟ck00_s和第二初步时钟ck90_s的相应逻辑电平存储为第二选择信号sel2《3:0》。更具体地，在比较信号cmp的激活时段的开始时间点，先前/当前时钟存储部分6381可以存储第一初步时钟ck00_s的逻辑电平，并将所存储的逻辑电平输出为第二选择信号sel2《3:0》的第一位sel2《0》，可以存储第二初步时钟ck90_s的逻辑电平，并将所存储的逻辑电平输出为第二选择信号sel2《3:0》的第二位sel2《1》，可以存储第一内部时钟ck00in的逻辑电平，并将所存储的逻辑电平输出为第二选择信号sel2《3:0》的第三位sel2《2》，并且可以存储第二内部时钟ck90in的逻辑电平，并将所存储的逻辑电平输出为第二选择信号sel2《3:0》的第四位sel2《3》。
[0112]
包括在时钟输入单元638中的时钟选择部分6382可以响应于第二选择信号sel2《3:0》选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生第一内部时钟ck00in和第二内部时钟ck90in。更具体地，时钟选择部分6382可以根据第二选择信号sel2《3:0》选择第一外部时钟ck00_ex和反相的第一外部时钟ck00_exb中的一个作为第一内部时钟ck00in，并且根据第二选择信号sel2《3:0》选择第二外部时钟ck90_ex和反相的第二外部时钟ck90_exb中的一个作为第二内部时钟ck90in。
[0113]
时钟顺序确定单元634可以基于第一初步时钟ck00_s和第二初步时钟ck90_s来确定第一内部时钟ck00in和第二内部时钟ck90in的转变顺序是否满足特定条件，并且在比较信号cmp的激活时段期间生成输出激活信号seq_on。特定条件可以包括第一内部时钟ck00in从逻辑低电平转变为逻辑高电平并且然后第二内部时钟ck90in从逻辑低电平转变为逻辑高电平的情况，以及第一内部时钟ck00in从逻辑高电平转变为逻辑低电平并且然后第二内部时钟ck90in从逻辑高电平转变为逻辑低电平的情况。更具体地，时钟顺序确定单元634可以通过对第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平进行解码来生成第一选择信号sel1《3:0》(参见图11)，根据第一选择信号sel1《3:0》选择第一内部时钟ck00in和反相的第一内部时钟ck00inb中的一个，并输出所选择的时钟作为第一顺序确定信号ck00_sel(参见图11)，并且根据第一选择信号sel1《3:0》选择第二内部时钟ck90in和反相的第二内部时钟ck90inb中的一个，并输出所选择的时钟作为第二顺序确定信号ck90_sel(参见图11)。此外，时钟顺序确定单元634可以根据比较信号cmp、第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel来生成输出激活信号seq_on。
[0114]
输出控制单元636可以根据输出激活信号seq_on锁存第一内部时钟ck00in和第二内部时钟ck90in，并输出第一主时钟ck00和第二主时钟ck90。
[0115]
如上所述，在比较信号cmp的激活时段的开始时间点，根据本公开实施方式的驱动
控制电路630可以选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生第一内部时钟ck00in和第二内部时钟ck90in。因此，当在比较信号cmp的激活时段的开始时间点第一外部时钟ck00_ex和第二外部时钟ck90_ex的相位不具有优选相位时，根据本公开的半导体装置100可以选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相以生成具有优选相位的第一内部时钟ck00in和第二内部时钟ck90in，而不是等待直到第一外部时钟ck00_ex和第二外部时钟ck90_ex具有优选相位。
[0116]
此外，驱动控制电路630可以控制第二主时钟ck90在第一主时钟ck00翻转之后翻转，从而基本上保持第一主时钟ck00和第二主时钟ck90的转变顺序。此外，驱动控制电路630可以控制第一主时钟ck00和第二主时钟ck90的逻辑电平，以在比较信号cmp的激活时段的结束时间点基本上保持。因此，根据本公开的半导体装置100可以控制第一主时钟ck00和第二主时钟ck90不同时转变，从而减少由不必要的切换操作消耗的电流。
[0117]
图11是根据本公开的实施方式的图10中的驱动控制电路630的详细电路图。图12是用于描述根据本公开的实施方式的图11中的驱动控制电路630的操作的图表。
[0118]
在图11中，示出了先前时钟存储单元632、时钟输入单元638、时钟顺序确定单元634和输出控制单元636的详细电路图。此外，在图11中，示出了包括在时钟输入单元638中的先前/当前时钟存储部分6381和时钟选择部分6382的详细电路图。
[0119]
先前时钟存储单元632可以包括第一存储部分632a和第二存储部分632b。第一存储部分632a可以在比较信号cmp的激活时段的结束时间点存储第一主时钟ck00并输出所存储的第一主时钟ck00作为第一初步时钟ck00_s。第二存储部分632b可以在比较信号cmp的激活时段的结束时间点存储第二主时钟ck90并输出所存储的第二主时钟ck90作为第二初步时钟ck90_s。优选地，第一存储部分632a和第二存储部分632b中的每一个可以被实现为d触发器。
[0120]
时钟顺序确定单元634可以包括逻辑解码器6342、第一选择器6344和激活信号生成部分6346。
[0121]
逻辑解码器6342可以通过对第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平进行解码来生成第一选择信号sel1《3:0》。例如，如图12所示，当第一初步时钟ck00_s和第二初步时钟ck90_s都处于逻辑低电平时，逻辑解码器6342可以生成“0001”的第一选择信号sel1《3:0》，当第一初步时钟ck00_s处于逻辑高电平且第二初步时钟ck90_s处于逻辑低电平时，可以产生“0010”的第一选择信号sel1《3:0》，当第一初步时钟ck00_s处于逻辑低电平且第二初步时钟ck90_s处于逻辑高电平时，可以产生“0100”的第一选择信号sel1《3:0》，并且当第一初步时钟ck00_s和第二初步时钟ck90_s都处于逻辑高电平时，可以生成“1000”的第一选择信号sel1《3:0》。
[0122]
另外，时钟顺序确定单元634可另外包括第一反相器inv1至第三反相器inv3。第一反相器inv1可以通过使比较信号cmp反相来生成反相的比较信号cmpb。第二反相器inv2可以通过使第一内部时钟ck00in反相来生成反相的第一内部时钟ck00inb。第三反相器inv3可以通过使第二内部时钟ck90in反相来生成反相的第二内部时钟ck90inb。
[0123]
第一选择器6344可以根据第一选择信号sel1《3:0》选择第一内部时钟ck00in和反相的第一内部时钟ck00inb中的一个，并输出所选择的时钟作为第一顺序确定信号ck00_sel，并且根据第一选择信号sel1《3:0》选择第二内部时钟ck90in和反相的第二内部时钟
ck90inb中的一个，并输出所选择的时钟作为第二顺序确定信号ck90_sel。例如，如图12所示，第一选择器6344可以根据“0001”的第一选择信号sel1《3:0》将反相的第一内部时钟ck00inb和反相的第二内部时钟ck90inb分别输出作为第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel。第一选择器6344可以根据“0010”的第一选择信号sel1《3:0》将第一内部时钟ck00in和反相的第二内部时钟ck90inb分别输出作为第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel。第一选择器6344可以根据“0100”的第一选择信号sel1《3:0》将反相的第一内部时钟ck00inb和第二内部时钟ck90in分别输出作为第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel。第一选择器6344可以根据“1000”的第一选择信号sel1《3:0》将第一内部时钟ck00in和第二内部时钟ck90in分别输出作为第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel。
[0124]
激活信号生成部分6346可以在比较信号cmp的激活时段期间根据第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel来激活输出激活信号seq_on。激活信号生成部分6346可以在比较信号cmp的激活时段的结束时间点，即，根据比较信号cmp的下降沿，使输出激活信号seq_on去激活。
[0125]
更具体地，激活信号生成部分6346可以包括置位信号生成部分6346a和sr锁存器636b。
[0126]
置位信号生成部分6346a可以根据比较信号cmp、第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel来生成置位信号s。优选地，置位信号生成部分6346a可以通过对比较信号cmp、第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel执行逻辑与操作来生成置位信号s。即，在比较信号cmp的激活时段期间，置位信号生成部分6346a可以在第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel都处于逻辑高电平时输出被激活为逻辑高电平的置位信号s。sr锁存器6346b可以生成输出激活信号seq_on，该输出激活信号seq_on根据置位信号s而激活，并且根据反相的比较信号cmpb而去激活。
[0127]
包括在时钟输入单元638中的先前/当前时钟存储部分6381可以包括第三存储部分6381a、第四存储部分6381b、第五存储部分6381c和第六存储部分6381d。在比较信号cmp的激活时段的开始时间点，第三存储部分6381a可以存储第一初步时钟ck00_s，并将所存储的第一初步时钟ck00_s输出作为第二选择信号sel2《3:0》的第一位sel2《0》。在比较信号cmp的激活时段的开始时间点，第四存储部分6381b可以存储第二初步时钟ck90_s，并将所存储的第二初步时钟ck90_s输出作为第二选择信号sel2《3:0》的第二位sel2《1》。在比较信号cmp的激活时段的开始时间点，第五存储部分6381c可以存储第一内部时钟ck00in，并将所存储的第一内部时钟ck00in输出作为第二选择信号sel2《3:0》的第三位sel2《2》。在比较信号cmp的激活时段的开始时间点，第六存储部分6381d可以存储第二内部时钟ck90in，并将所存储的第二内部时钟ck90in输出作为第二选择信号sel2《3:0》的第四位sel2《3》。优选地，第三存储部分6381a、第四存储部分6381b、第五存储部分6381c和第六存储部分6381d中的每一个可以被实现为d触发器。
[0128]
包括在时钟输入单元638中的时钟选择部分6382可以包括第二选择器6383和第四反相器inv4至第七反相器inv7。
[0129]
第四反相器inv4可以通过使第一外部时钟ck00_ex反相来生成第一时钟条(first clock bar)ck00eb，并且第五反相器inv5可以通过使第一时钟条ck00eb反相来生成第一时
钟条ck00ed。第六反相器inv6可以通过使第二外部时钟ck90_ex反相来生成第二时钟条ck90eb，并且第七反相器inv7可以通过使第二时钟条ck90eb反相来生成第二时钟条ck90ed。
[0130]
第二选择器6383可以根据第二选择信号sel2《3:0》选择第一时钟条ck00eb和第一时钟ck00ed中的一个并输出所选择的时钟作为第一内部时钟ck00in，并且根据第二选择信号sel2《3:0》选择第二时钟条ck90eb和第二时钟ck90ed中的一个并输出所选择的时钟作为第二内部时钟ck90in。例如，如图12所示，第二选择器6383可以根据“1000”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0100”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0000”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in，并且可以根据“1100”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in。此外，第二选择器6383可以根据“1001”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟条ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0101”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0001”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，并且可以根据“1101”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in。此外，第二选择器6383可以根据“1010”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0110”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0010”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in，并且可以根据“1110”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in。此外，第二选择器6383可以根据“1011”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0111”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，可以根据“0011”的第二选择信号sel2《3:0》分别输出第一时钟条ck00eb和第二时钟ck90ed作为第一内部时钟ck00in和第二内部时钟ck90in，并且可以根据“1111”的第二选择信号sel2《3:0》分别输出第一时钟ck00ed和第二时钟条ck90eb作为第一内部时钟ck00in和第二内部时钟ck90in。
[0131]
输出控制单元636可以包括第一锁存器636a和第二锁存器636b。第一锁存器636a可以根据输出激活信号seq_on锁存第一内部时钟ck00in，并将锁存的时钟输出作为第一主时钟ck00。当输出激活信号seq_on被激活时，第一锁存器636a可以锁存第一内部时钟ck00in，并将锁存的时钟输出作为第一主时钟ck00。当输出激活信号seq_on被去激活时，第一锁存器636a可以基本上保持当前锁存的第一主时钟ck00的逻辑电平。第二锁存器636b可以根据输出激活信号seq_on锁存第二内部时钟ck90in，并将锁存的时钟输出作为第二主时
钟ck90。当输出激活信号seq_on被激活时，第二锁存器636b可以锁存第二内部时钟ck90in，并将锁存的时钟输出作为第二主时钟ck90。当输出激活信号seq_on被去激活时，第二锁存器636b可以基本上保持当前锁存的第二主时钟ck90的逻辑电平。
[0132]
在下文中，将参照图10至图13来描述根据本公开的实施方式的半导体装置的操作。
[0133]
图13是用于描述根据本公开的实施方式的半导体装置的操作的波形图。
[0134]
参照图13，在第一时段t1中，由于检测电压vfb小于或等于参考电压vref，因此电压检测电路120可以处于以逻辑高电平输出比较信号cmp的状态。由于先前时钟存储单元632基本上保持处于逻辑低电平的第一初步时钟ck00_s和第二初步时钟ck90_s，因此当第一选择信号sel1《3:0》为“0001”且第二选择信号sel2《3:0》为“0100”时，时钟输入单元638可接收第一外部时钟ck00_ex和第二外部时钟ck90_ex分别作为第一内部时钟ck00in和第二内部时钟ck90in。即，第一外部时钟ck00_ex和第二外部时钟ck90_ex可以分别与第一内部时钟ck00in和第二内部时钟ck90in基本相同。当第一选择信号sel1《3:0》为“0001”时，时钟顺序确定单元634的操作与图8中公开的时钟顺序确定单元134的操作基本相同。因此，一起参考图8，时钟顺序确定单元634可以根据“0001”的第一选择信号sel1《3:0》来使第一内部时钟ck00in反相，并输出反相的第一内部时钟ck00inb作为第一顺序确定信号ck00_sel，并且可以根据“0001”的第一选择信号sel1《3:0》来使第二内部时钟ck90in反相，并输出反相的第二内部时钟ck90inb作为第二顺序确定信号ck90_sel。当第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel都处于逻辑高电平时，输出激活信号seq_on可以根据被激活的置位信号s处于激活状态。输出控制单元636可以根据输出激活信号seq_on锁存第一内部时钟ck00in和第二内部时钟ck90in，并输出锁存的时钟作为第一主时钟ck00和第二主时钟ck90。因此，电荷泵电路110可以执行泵送操作，从而增加输出电压vout，即，检测电压vfb。
[0135]
在第二时段t2中，检测电压vfb变得大于参考电压vref。电压检测电路120以逻辑低电平输出比较信号cmp。时钟顺序确定单元634将输出激活信号seq_on去激活并输出去激活的输出激活信号seq_on，并且输出控制单元636不使第一主时钟ck00和第二主时钟ck90翻转。因此，电荷泵电路110不执行泵送操作。同时，在比较信号cmp的激活时段的结束时间点，先前时钟存储单元632分别存储处于逻辑高电平的第一主时钟ck00和第二主时钟ck90作为第一初步时钟ck00_s和第二初步时钟ck90_s。此时，由于第一初步时钟ck00_s和第二初步时钟ck90_s处于逻辑高电平，所以时钟顺序确定单元634可以根据“1000”的第一选择信号sel1《3:0》分别输出第一内部时钟ck00in和第二内部时钟ck90in作为第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel。
[0136]
在第三时段t3中，检测电压vfb变为小于或等于参考电压vref。电压检测电路120以逻辑高电平输出比较信号cmp。此时，由于第一初步时钟ck00_s和第二初步时钟ck90_s基本上保持逻辑高电平，第一外部时钟ck00_ex处于逻辑低电平，并且第二外部时钟ck90_ex处于逻辑高电平，所以包括在时钟输入单元638中的先前/当前时钟存储部分6381可以将第二选择信号sel2《3:0》输出为“1011”。因此，包括在时钟输入单元638中的时钟选择部分6382可以使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以生成反相的第一内部时钟ck00inb和反相的第二内部时钟ck90inb。
[0137]
由于第一初步时钟ck00_s和第二初步时钟ck90_s基本上保持逻辑高电平，所以时钟顺序确定单元634可以输出第一内部时钟ck00in作为第一顺序确定信号ck00_sel，并且输出第二内部时钟ck90in作为第二顺序确定信号ck90_sel。即，由于第一初步时钟ck00_s和第二初步时钟ck90_s基本上保持逻辑高电平，所以时钟顺序确定单元634可以输出反相的第一外部时钟ck00_exb作为第一顺序确定信号ck00_sel，并且输出反相的第二外部时钟ck90_exb作为第二顺序确定信号ck90_sel。
[0138]
此外，时钟顺序确定单元634在第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel都处于逻辑高电平时激活置位信号s，从而激活输出激活信号seq_on。此时，即使比较信号cmp被激活，输出激活信号seq_on也可以不被激活，并且当确定第一内部时钟ck00in和第二内部时钟ck90in的转变顺序满足特定条件时，即当第一顺序确定信号ck00_sel和第二顺序确定信号ck90_sel都处于逻辑高电平时，输出激活信号seq_on可以被激活。
[0139]
输出控制单元636可以根据输出激活信号seq_on锁存第一内部时钟ck00in和第二内部时钟ck90in，并输出锁存的时钟作为第一主时钟ck00和第二主时钟ck90。
[0140]
电荷泵电路110可以执行泵送操作，从而增加输出电压vout，即，检测电压vfb。
[0141]
在第四时段t4中，电压检测电路120以逻辑低电平输出比较信号cmp，并且时钟顺序确定单元634将输出激活信号seq_on去激活。此外，在比较信号cmp的激活时段的结束时间点，先前时钟存储单元632分别存储处于逻辑低电平的第一主时钟ck00和第二主时钟ck90作为第一初步时钟ck00_s和第二初步时钟ck90_s。时钟顺序确定单元634可以根据“0001”的第一选择信号sel1《3:0》来使第一内部时钟ck00in反相以输出反相的时钟作为第一顺序确定信号ck00_sel，并且使第二内部时钟ck90in反相以输出反相时钟作为第二顺序确定信号ck90_sel。
[0142]
如上所述，根据本公开的半导体装置100的驱动控制电路630可以在比较信号cmp的激活时段的开始时间点选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生第一内部时钟ck00in和第二内部时钟ck90in。因此，当在比较信号cmp的激活时段的开始时间点第一外部时钟ck00_ex和第二外部时钟ck90_ex的相位不是期望相位时，驱动控制电路630可以选择性地使第一外部时钟ck00_ex和第二外部时钟ck90_ex反相，以产生具有期望相位的第一内部时钟ck00in和第二内部时钟ck90in，而不是等待直到第一外部时钟ck00_ex和第二外部时钟ck90_ex的相位变为期望相位。
[0143]
此外，在比较信号cmp的激活时段期间，驱动控制电路630可以基于先前存储的第一初步时钟ck00_s和第二初步时钟ck90_s的逻辑电平来确定第一内部时钟ck00in和第二内部时钟ck90in的转变顺序是否满足特定条件，并输出第一主时钟ck00和第二主时钟ck90。此外，驱动控制电路630可以在比较信号cmp的激活时段的结束时间点将第一主时钟ck00和第二主时钟ck90分别存储为第一初步时钟ck00_s和第二初步时钟ck90_s，从而控制第一主时钟ck00和第二主时钟ck90的逻辑电平以基本上保持。因此，根据本公开的半导体装置100可以减少第一主时钟ck00和第二主时钟ck90的不必要的切换操作所消耗的电流。
[0144]
虽然已经根据以上实施方式具体描述了本公开的技术精神，但是应当注意，以上实施方式是用于描述而不是用于限制。此外，本领域技术人员将理解，在本公开和所附权利要求书的技术精神的范围内可以做出各种实施方式。
[0145]
例如，上述实施方式中公开的逻辑门和晶体管的位置和类型可以根据输入信号的
极性而不同地实现。此外，可以组合这些实施方式以形成附加实施方式。
[0146]
相关申请的交叉引用
[0147]
本技术要求于2021年8月4日提交的韩国专利申请no.10-2021-0102622的优先权，该申请的全部内容通过引用结合于此。

技术特征：

1.一种半导体装置，该半导体装置包括：电荷泵电路，所述电荷泵电路通过根据第一主时钟和第二主时钟泵送输入电压来生成输出电压；电压检测电路，所述电压检测电路通过将所述输出电压与参考电压进行比较来生成比较信号；以及驱动控制电路，所述驱动控制电路：在所述比较信号的激活时段的开始时间点选择性地使第一外部时钟和第二外部时钟反相以生成第一内部时钟和第二内部时钟，在所述比较信号的激活时段期间，根据所述第一内部时钟和所述第二内部时钟生成所述第一主时钟和所述第二主时钟，同时控制转变顺序以使得所述第二主时钟在所述第一主时钟转变之后转变，并且在所述比较信号的激活时段的结束时间点，将所述第一主时钟和所述第二主时钟的逻辑电平分别存储为第一初步时钟和第二初步时钟。2.根据权利要求1所述的半导体装置，其中，所述驱动控制电路根据所述第一初步时钟和所述第二初步时钟以及所述第一外部时钟和所述第二外部时钟的相应逻辑电平来选择性地使所述第一外部时钟和所述第二外部时钟反相，以生成所述第一内部时钟和所述第二内部时钟。3.根据权利要求1所述的半导体装置，其中，所述驱动控制电路包括：先前时钟存储单元，所述先前时钟存储单元根据所述比较信号将所述第一主时钟和所述第二主时钟分别存储为所述第一初步时钟和所述第二初步时钟；时钟输入单元，所述时钟输入单元根据所存储的第一初步时钟和第二初步时钟以及所存储的第一内部时钟和第二内部时钟的相应逻辑电平选择性地使所述第一外部时钟和所述第二外部时钟反相，以生成所述第一内部时钟和所述第二内部时钟；时钟顺序确定单元，所述时钟顺序确定单元基于所述第一初步时钟和所述第二初步时钟来确定所述第一内部时钟和所述第二内部时钟的转变顺序是否满足特定条件，以在所述比较信号的激活时段期间生成输出激活信号；以及输出控制单元，所述输出控制单元根据所述输出激活信号锁存所述第一内部时钟和所述第二内部时钟，以输出所述第一主时钟和所述第二主时钟。4.根据权利要求3所述的半导体装置，其中，所述先前时钟存储单元包括：第一存储部分，所述第一存储部分在所述比较信号的激活时段的结束时间点存储所述第一主时钟作为所述第一初步时钟；以及第二存储部分，所述第二存储部分在所述比较信号的激活时段的结束时间点存储所述第二主时钟作为所述第二初步时钟。5.根据权利要求3所述的半导体装置，其中，所述时钟顺序确定单元包括：逻辑解码器，所述逻辑解码器通过对所述第一初步时钟和所述第二初步时钟的逻辑电平进行解码来生成第一选择信号；选择器，所述选择器：根据所述第一选择信号选择所述第一内部时钟和反相的第一内部时钟中的一个，输出所述第一内部时钟和所述反相的第一内部时钟中的所选择的一个作为第一顺序
确定信号，根据所述第一选择信号选择所述第二内部时钟和反相的第二内部时钟中的一个，并且输出所述第二内部时钟和所述反相的第二内部时钟中的所选择的一个作为第二顺序确定信号；以及激活信号生成部分，所述激活信号生成部分：在所述比较信号的激活时段期间，根据所述第一顺序确定信号和所述第二顺序确定信号来激活所述输出激活信号；并且在所述比较信号的激活时段的结束时间点将所述输出激活信号去激活。6.根据权利要求5所述的半导体装置，其中，所述激活信号生成部分包括：置位信号生成部分，所述置位信号生成部分在所述比较信号的激活时段期间根据所述第一顺序确定信号和所述第二顺序确定信号来生成置位信号；以及sr锁存器，所述sr锁存器生成所述输出激活信号，所述输出激活信号根据所述置位信号而被激活并且在所述比较信号的激活时段的结束时间点被去激活。7.根据权利要求3所述的半导体装置，其中，所述时钟输入单元包括：时钟选择部分，所述时钟选择部分：响应于第二选择信号选择性地使所述第一外部时钟和所述第二外部时钟反相以生成所述第一内部时钟和所述第二内部时钟；以及先前/当前时钟存储部分，所述先前/当前时钟存储部分在所述比较信号的激活时段的开始时间点存储所述第一内部时钟和所述第二内部时钟以及所述第一初步时钟和所述第二初步时钟的相应逻辑电平作为所述第二选择信号。8.根据权利要求7所述的半导体装置，其中，所述先前/当前时钟存储部分包括：第三存储部分，所述第三存储部分在所述比较信号的激活时段的开始时间点存储所述第一初步时钟作为所述第二选择信号的第一位，并且输出所述第二选择信号的第一位；第四存储部分，所述第四存储部分在所述比较信号的激活时段的开始时间点存储所述第二初步时钟作为所述第二选择信号的第二位，并且输出所述第二选择信号的第二位；第五存储部分，所述第五存储部分在所述比较信号的激活时段的开始时间点存储所述第一内部时钟作为所述第二选择信号的第三位，并且输出所述第二选择信号的第三位；以及第六存储部分，所述第六存储部分在所述比较信号的激活时段的开始时间点存储所述第二内部时钟作为所述第二选择信号的第四位，并且输出所述第二选择信号的第四位。9.根据权利要求7所述的半导体装置，其中，所述时钟选择部分根据所述第二选择信号选择所述第一外部时钟和反相的第一外部时钟中的一个作为所述第一内部时钟，并且根据所述第二选择信号选择所述第二外部时钟和反相的第二外部时钟中的一个作为所述第二内部时钟。10.根据权利要求3所述的半导体装置，其中，所述输出控制单元包括：第一锁存器，所述第一锁存器根据所述输出激活信号锁存所述第一内部时钟，以输出锁存的时钟作为所述第一主时钟；以及第二锁存器，所述第二锁存器根据所述输出激活信号锁存所述第二内部时钟，以输出
锁存的时钟作为所述第二主时钟。11.根据权利要求1所述的半导体装置，其中，所述电荷泵电路包括至少两个泵级，并通过以下方式生成所述输出电压：根据所述第一主时钟和作为所述第一主时钟的反相信号的第一子时钟来驱动奇数编号的泵级；以及根据所述第二主时钟和作为所述第二主时钟的反相信号的第二子时钟来驱动偶数编号的泵级。12.根据权利要求1所述的半导体装置，其中，所述第一主时钟和所述第二主时钟之间的相位差为90
°
。13.一种操作半导体装置的方法，该方法包括以下步骤：通过根据第一主时钟和第二主时钟泵送输入电压来生成输出电压；通过将所述输出电压与参考电压进行比较来生成比较信号；在所述比较信号的激活时段的开始时间点选择性地使第一外部时钟和第二外部时钟反相以生成第一内部时钟和第二内部时钟；在所述比较信号的激活时段期间，通过基于第一初步时钟和第二初步时钟的逻辑电平确定所述第二内部时钟是否在所述第一内部时钟转变之后转变来生成输出激活信号；通过根据所述输出激活信号锁存所述第一内部时钟和所述第二内部时钟来输出所述第一主时钟和所述第二主时钟；以及在所述比较信号的激活时段的结束时间点，将所述第一主时钟和所述第二主时钟分别存储为所述第一初步时钟和所述第二初步时钟。14.根据权利要求13所述的方法，其中，根据所述第一初步时钟和所述第二初步时钟以及所述第一外部时钟和所述第二外部时钟的相应逻辑电平，选择性地使所述第一外部时钟和所述第二外部时钟反相，以生成所述第一内部时钟和所述第二内部时钟。15.根据权利要求14所述的方法，其中，通过确定来生成所述输出激活信号的步骤包括以下步骤：通过对所述第一初步时钟和所述第二初步时钟的逻辑电平进行解码来生成第一选择信号；根据所述第一选择信号选择所述第一内部时钟和反相的第一内部时钟中的一个；输出所述第一内部时钟和所述反相的第一内部时钟中的所选择的一个作为第一顺序确定信号；根据所述第一选择信号选择所述第二内部时钟和反相的第二内部时钟中的一个；输出所述第二内部时钟和所述反相的第二内部时钟中的所选择的一个作为第二顺序确定信号；以及在所述比较信号的激活时段期间，根据所述第一顺序确定信号和所述第二顺序确定信号来生成所述输出激活信号。16.根据权利要求15所述的方法，其中，根据所述第一顺序确定信号和所述第二顺序确定信号来生成所述输出激活信号的步骤包括以下步骤：在所述比较信号的激活时段期间，根据所述第一顺序确定信号和所述第二顺序确定信号来生成置位信号；
根据所述置位信号激活所述输出激活信号；以及在所述比较信号的激活时段的结束时间点将所述输出激活信号去激活。17.根据权利要求14所述的方法，其中，选择性地反相的步骤包括以下步骤：响应于第二选择信号选择性地使所述第一外部时钟和所述第二外部时钟反相以生成所述第一内部时钟和所述第二内部时钟；以及在所述比较信号的激活时段的开始时间点存储所述第一内部时钟和所述第二内部时钟以及所述第一初步时钟和所述第二初步时钟的相应逻辑电平作为所述第二选择信号。18.根据权利要求17所述的方法，其中，响应于所述第二选择信号选择性地使所述第一外部时钟和所述第二外部时钟反相的步骤包括以下步骤：根据所述第二选择信号选择所述第一外部时钟和反相的第一外部时钟中的一个作为所述第一内部时钟；以及根据所述第二选择信号选择所述第二外部时钟和反相的第二外部时钟中的一个作为所述第二内部时钟。19.根据权利要求13所述的方法，其中，生成所述输出电压的步骤包括以下步骤：根据所述第一主时钟和作为所述第一主时钟的反相信号的第一子时钟来驱动奇数编号的泵级；以及根据所述第二主时钟和作为所述第二主时钟的反相信号的第二子时钟来驱动偶数编号的泵级。20.根据权利要求13所述的方法，其中，所述第一主时钟和所述第二主时钟之间的相位差为90
°
。

技术总结

本公开涉及半导体装置和操作半导体装置的方法。半导体装置包括：电荷泵电路，其配置为通过根据第一主时钟和第二主时钟泵送输入电压生成输出电压；电压检测电路，其配置为通过将输出电压与参考电压进行比较生成比较信号；以及驱动控制电路，其配置为：在比较信号的激活时段的开始时间选择性地使第一外部时钟和第二外部时钟反相以接收反相的时钟作为第一内部时钟和第二内部时钟；在比较信号的激活时段期间，根据第一内部时钟和第二内部时钟生成第一主时钟和第二主时钟，同时控制转变顺序，使第二主时钟在第一主时钟转变之后转变；并且在比较信号的激活时段的结束时间，将第一主时钟和第二主时钟的逻辑电平分别存储为第一初步时钟和第二初步时钟。步时钟和第二初步时钟。步时钟和第二初步时钟。