存储器拓扑的制作方法

1.本公开总体上涉及存储器装置，并且更具体地涉及具有存储器装置拓扑的设备和配置这些存储器装置拓扑的方法。

背景技术：

2.存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括易失性存储器和非易失性存储器。易失性存储器可能需要电力来维护其数据，并且包括随机存取存储器(ram)、动态随机存取存储器(dram)或同步动态随机存取存储器(sdram)等等。非易失性存储器可以通过在不加电时保留存储的数据来提供持久数据，并且可以包括nand快闪存储器、nor快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、可擦除可编程rom(eprom)以及可变电阻存储器，如相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)以及磁阻式随机存取存储器(mram)等等。
3.存储器还用作各种电子应用的易失性和非易失性数据存储装置。非易失性存储器可以用于例如个人计算机、便携式记忆棒、数码相机、蜂窝电话、便携式音乐播放器(如mp3播放器)、电影播放器和其它电子装置。存储器单元可以布置成阵列，该阵列用于存储器装置。
4.存储器可以是在计算装置中使用的存储器模块(例如，双列直插式存储器模块(dimm))的一部分。存储器模块可以包括易失性存储器，如例如dram，和/或非易失性存储器，如例如快闪存储器或rram。dimm可以用作计算系统中的主存储器。

技术实现要素：

5.根据本技术的一个方面，提供了一种用于发送信令通知存储器装置的设备。所述设备包含：第一多个蛤壳成对存储器装置，所述第一多个蛤壳成对存储器装置以星形连接拓扑布置，所述第一多个存储器装置的每个蛤壳对通过相应的匹配分支耦合到第一公共命令/地址信号迹线；和第二多个存储器装置，所述第二多个存储器装置耦合到第二公共命令/地址信号迹线。
6.根据本技术的另一方面，提供了一种用于发信令通知存储器装置的设备。所述设备包含：存储器信号控制器，所述存储器信号控制器被配置为将从主机接收的命令/地址信号的副本驱动到电耦合的存储器装置；第一多个存储器装置，所述第一多个存储器装置以星形连接拓扑布置为蛤壳对，其中所述蛤壳对中的每一个通过第一公共命令/地址信号迹线耦合到所述存储器信号控制器；以及第二多个存储器装置，所述第二多个存储器装置通过第二公共命令/地址信号迹线耦合到所述存储器信号控制器。
7.根据本技术的又一方面，提供了一种用于发信令通知存储器装置的方法。所述方法包含：经由存储器信号控制器通过第一公共信号迹线向第一多个存储器装置提供信号的第一副本，所述第一多个存储器装置以星形连接拓扑被布置成蛤壳对，其中所述第一多个存储器装置的每个蛤壳对通过与所述第一公共信号迹线耦合的长度匹配信号分支迹线耦
合到所述存储器信号控制器；经由所述存储器信号控制器通过第二公共信号迹线向被布置成蛤壳对的第二多个存储器装置提供所述信号的第二副本，其中所述第二多个存储器装置经由所述第二公共信号迹线耦合到所述存储器信号控制器；在所述存储器信号控制器处从所述第一多个存储器装置接收由所述信号的所述第一副本请求的数据；以及在所述存储器信号控制器处从所述第二多个存储器装置接收由所述信号的所述第二副本请求的数据。
附图说明
8.图1a至1e是根据本公开的多个实施例的包括以各种连接拓扑布置的蛤壳成对存储器装置的设备100的框图。
9.图2示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备200。
10.图3示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备300。
11.图4示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备400。
12.图5是示出操作与本公开的多个实施例一致的连接拓扑中的存储器模块的方法530的实例的图式。
具体实施方式
13.dimm可以包括多个存储器装置(例如，芯片、管芯等)。例如，dimm可以包括dram存储器装置的安装和/或集成组。可以基于命令/地址信号访问和/或操纵存储器装置上的数据。例如，命令/地址信号可以由主机、中央处理单元(cpu)、存储器控制器等生成。生成命令/地址(ca)信号可以包括将命令/地址信号驱动到寄存器时钟驱动器(rcd)。
14.rcd可以复制命令/地址信号和/或将命令/地址信号重新驱动到安装到dimm和/或与dimm集成的多个存储器装置的一部分。在一些实例中，可以分配单个rcd来将命令/地址信号驱动到单个存储器装置。这种布置可以在rcd与其对应的存储器装置之间产生相对最佳的信号完整性。然而，在这种布置中，dimm的每个存储器装置可能需要其自己的命令/地址信号。对所得的大量连接进行布线以在相应rcd与它们对应的存储器装置之间输送单独的命令/地址信号可能限制将适合dimm的存储器装置的量，和/或鉴于一些dimm上的存储器装置的尺寸约束和/或数量，可能是不可能的。
15.可替代地，单个rcd可以复制命令/地址信号和/或将命令/地址信号重新驱动到安装到dimm和/或与dimm集成的多个存储器装置。例如，dimm的多个存储器装置可以按某个序列一起接线到单个rcd。例如，多个存储器单元可以按以从单个rcd开始的链式布置拉伸的序列而菊花链式链接在一起。虽然这种布置可以简化rcd与存储器装置之间的布线，但是它可能使命令/地址信号完整性显著劣化。例如，菊花链配置可能缺乏对称性，因为一些存储器装置可能相对靠近rcd而其它存储器装置相对远离rcd。结果，当命令/地址信号沿着存储器装置的菊花链向下传播时，它可能会命中迹线的分路到最近存储器装置的一部分，并产生信号反射，这会使命令/地址信号完整性劣化。一些信号将通过分路并继续沿着迹线向下到达下一个分路，到达下一个最近的存储器装置，依此类推。例如，每当命令/地址信号通过迹线中的分路时，命令/地址信号可能更改并且其数据信号眼可能改变(例如，劣化)。撇开信号完整性劣化不谈，由于材料和/或信号传输物理特性，在单个命令/地址网络上操作多个存储器装置可能无法支持现代装置的高速存储器访问需求。
16.相比之下，本公开包括与存储器装置拓扑相关的设备和方法，其提供高速存储器访问同时保持命令/地址信号完整性和dimm存储器芯片上可重复和可实现的布线复杂性。一种实例设备可以包括：第一多个蛤壳成对存储器装置，该第一多个蛤壳成对存储器装置以星形连接拓扑布置，该第一多个存储器装置的每个蛤壳对通过相应的匹配分支耦合到第一公共命令/地址信号迹线；和第二多个存储器装置，该第二多个存储器装置耦合到第二公共命令/地址信号迹线。
17.在本公开的以下详细描述中，参考形成本公开的一部分且其中通过说明示出本公开的多个实施例可以如何实践的附图。足够详细描述这些实施例以使本领域的一般技术人员能够实践本公开的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出工艺、电气及/或结构改变。如本文所使用，名称“n”指示如此指定的多个特定特征可以包括在本公开的多个实施例中。
18.如本文所使用，“多个”有时可指代此类事物中的一或多种。例如，多个存储器装置可以指代存储器装置中的一个或多个。另外，如本文所使用，特别是针对附图中的附图标记的名称(如“n”)指示如此指定的多个特定特征可以包括在本公开的多个实施例中。
19.本文中的附图遵循编号惯例，其中最前面的数字或多个数字对应于附图编号，而其余数字标识图中的元件或组件。可以通过使用类似的数字来标识不同附图之间的类似元件或组件。应当理解，可以添加、交换和/或消除本文各种实施例中所示的元件，以便提供本公开的多个附加实施例。另外，在附图中提供的元件的比例和相对尺度意图示出本公开的各个实施例，而不应当以限制意义使用。
20.图1a至1d是根据本公开的多个实施例的包括以各种星形拓扑布置的蛤壳成对存储器装置的设备的框图。关于图1a至1d描述的设备的所描述的组件、配置和/或操作可以包括关于图1a至1d、图2、图3、图4和/或图5中的任何其它附图的所描述的组件、配置和/或操作，和/或与其互换。
21.图1a是设备100的框图。如本文所使用，“设备”可以指代但不限于多种结构或结构组合中的任何一种，如例如一或多个电路、一或多个管芯、一或多个模块、一或多个装置，或者一或多个系统。设备100可以包括存储器模块。存储器模块可以包括印刷电路板，该印刷电路板包括安装的或集成的存储器装置(例如，芯片)。例如，设备100可以是双列直插式存储器模块(dimm)的一部分。例如，设备100可以包括与主机、主机控制器、中央处理单元(cpu)、存储器控制器等通信地耦合的dimm。例如，设备100可以包括安装在主机计算装置的母板的存储器插槽中和/或安装在与主机计算装置通信地耦合的外围装置中的dimm。
22.设备100可以包括安装在设备100上和/或与该设备集成的多个存储器装置104-1
……
104-2(例如，dram芯片)。存储器装置104-1
……
104-2(统称为存储器装置104)可以包括存储器，该存储器用于存储可供主机、主机控制器、中央处理单元(cpu)、存储器控制器等访问的数据。例如，存储器装置104可以包括易失性存储器，如dram，和/或非易失性存储器，如存储类的存储器和/或三维(3d)交叉点(x点)存储器，以及其它类型的存储器。
23.如上所述，存储在存储器装置104上的数据可以由主机、主机控制器、中央处理单元(cpu)、存储器控制器等访问。例如，主机计算装置、主机控制器、中央处理器处理单元(cpu)、存储器控制器等可以从存储器装置104读取、写入、擦除(等)数据位。在一些实例中，主机、主机控制器、中央处理单元(cpu)、存储器控制器等可以向设备100发送命令/地址信
号，从而指定和/或实现对来自存储器装置104的数据位的访问。
24.在一些实例中，设备100可以包括存储器信号控制器102。在一些实例中，存储器信号控制器102可以包括寄存器时钟驱动器(rcd)。rcd可以是将控制信号缓冲到设备100的硬件寄存器。虽然rcd可以向设备100的操作添加时钟周期并且利用比通过主机、主机控制器、中央处理单元(cpu)、存储器控制器等直接访问存储器装置104-1
……
104-2更多的功率，但是rcd可以适应放置在高速和/或高密度存储器模块上的更重的电气负载。
25.rcd可以接收从主机、主机控制器、中央处理单元(cpu)、存储器控制器等发送的命令/地址信号。rcd可以将接收到的命令/地址信号复制和/或重新驱动到对应的存储器装置104-1
……
104-2。例如，rcd可以接收跨输入引脚的命令/地址信号。rcd可以将命令/地址信号跨输出引脚复制和/或驱动到每个存储器装置104-1
……
104-2。
26.在一些实例中，rcd可以是与数据缓冲器分离的或独立的组件。例如，存储器信号控制器102可以是rcd，该rcd是与设备100的数据缓冲器组件分开的组件。例如，命令/地址信号可以从主机、主机控制器、中央处理单元(cpu)、存储器控制器等进入单独的数据缓冲器。来自数据缓冲器的数据可以馈送到rcd并且rcd可以将信号重新驱动到存储器装置104-1
……
104-2。在此类实例中，存储器装置104-1
……
104-2接收地址和关于是否要执行读取或写入操作的指令，但是在操作中传输的数据在数据缓冲器与存储器装置104-1
……
104-2之间传输。例如，如果命令/地址信号包括用于对特定存储器装置执行读取操作的指令，则存储器装置可以定位数据并将其推出到数据缓冲器。数据缓冲器可以始终将数据重新驱动回请求cpu。在此类实例中，rcd可以处置驱动命令/地址信号，而数据缓冲器可以处置所得dq读取和写入。
27.然而，在一些实例中，存储器信号控制器102可以执行与rcd相关联的操作和与数据缓冲器相关联的操作。例如，存储器信号控制器102可以是也承载rcd功能性的数据缓冲器，而不是具有单独的rcd和数据缓冲器。例如，命令/地址信号可以从主机、主机控制器、中央处理单元(cpu)、存储器控制器等发送到存储器信号控制器102。存储器信号控制器102可以创建命令/地址信号的版本或副本并且可以利用时钟周期来将该版本或副本驱动到存储器装置104-1
……
104-2。然后，例如，存储器装置104-1
……
104-2可以读取在命令/地址信号中指定的数据，并且可以将数据推回到存储器信号控制器102，该存储器信号控制器可以将该数据重新驱动回主机、主机控制器、中央处理单元(cpu)、存储器控制器等。在此类实例中，存储器信号控制器102可以称为dimm信号控制器(dsc)。
28.存储器信号控制器102可以通信地耦合到每个存储器装置104-1
……
104-2。例如，存储器信号控制器102可以通过命令/地址信号迹线112耦合到存储器装置104-1
……
104-2中的每一个。命令/地址信号迹线112可以包括导电路径，如将存储器信号控制器102通信地耦合到存储器装置104-1
……
104-2中的每一个的物理线。
29.如上所述，设备100可以包括存储器装置104-1
……
104-2。在一些实例中，存储器装置104-1
……
104-2可以包括单独的dram存储器装置。存储器装置104-1
……
104-2可以在该设备上布置成蛤壳对。蛤壳对可以包括位于彼此正上方的一对存储器装置104-1
……
104-2。例如，在设备100是dimm并且存储器装置104-1
……
104-2是dram存储器装置的情况下，蛤壳对可以包括安装在dimm的顶部上的第一dram装置，其中第二dram装置安装在该第一dram装置正下方并且在该第一dram装置的阴影或形状因数内。例如，蛤壳对的两个存储
器装置104-1
……
104-2可以位于设备100的同一x/y平面位置中，但是它们可能沿着z平面布置使得一个在另一个的正上方。
30.结果，命令/地址信号迹线112上的存储器装置104-1
……
104-2负载可以相对靠近地定位在一起。因此，公共命令/地址信号迹线112可以布线在两个蛤壳成对存储器装置104-1
……
104-2之间并连接到第一通孔而向上进入第一存储器装置(例如，104-1)和连接到第二通孔而向下进入第二存储器装置(例如，104-2、
……
、104-2)。这可以向两个存储器装置104-1
……
104-2提供具有相对良好信号完整性的高速信令。
31.蛤壳对中的存储器装置104-1和104-2的接近度允许它们共享对公共信号迹线112的访问。因而，单个命令/地址信号可以沿公共信号迹线112向下驱动到存储器装置104-1和104-2两者。因而，由存储器信号控制器102生成和/或驱动的单个命令/地址信号可以用于访问蛤壳对的存储器装置104-1和104-2两者。
32.图1b示出了设备100的框图，该设备包括经由命令/地址信号迹线与多个存储器装置104-1
……
104-n通信地耦合的存储器信号控制器102。图1b示出了以星形拓扑布置的设备100。
33.星形拓扑可以指代存储器信号控制器102经由在存储器装置104-1
……
104-n负载之间分路的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-n。星形拓扑可以包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或多个分支部分108-1
……
108-n的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-n的布置。
34.在一些实例中，多个存储器装置104-1
……
104-n中的每一个可以是在设备100上布置成蛤壳对的存储器装置对中的一个。例如，存储器装置104-1可以是存储器装置的蛤壳对中的一个。
35.然而，星形拓扑可能不一定需要存储器装置的蛤壳成对。例如，在一些情况下，多个存储器装置104-1
……
104-n在设备100上可以不布置成蛤壳对，而是可以布置为设备100上如不同的x/y平面位置处的单独间隔开的存储器装置。例如，存储器装置104-1可以不与另一个存储器装置蛤壳成对，而是可以相对于设备100上的x/y平面定位的独立存储器装置。
36.在一些实例中，主干部分106可以包括命令/地址信号迹线的一部分，该部分在一端耦合到存储器信号控制器102的输出引脚并且在与耦合到存储器信号控制器102的输出引脚的端部相对的分支点110处分路。分支点110可以包括命令/地址信号迹线的一部分，在该部分中，主干部分106被分路为多个分支部分108-1
……
108-n。每个分支部分108-1
……
108-n可以包括命令/地址信号迹线的一部分，该部分从一端的分支点110延伸到另一端的相应的存储器装置和/或存储器装置的蛤壳对。
37.图1c示出了设备100的框图，该设备包括经由命令/地址信号迹线与多个存储器装置104-1
……
104-n通信地耦合的存储器信号控制器102。图1c示出了以星形拓扑布置的设备100。具体地，图1c示出了以星形2拓扑布置的设备。
38.星形2拓扑可以指代存储器信号控制器102经由在存储器装置104-1
……
104-2负载之间分路的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-2。星形2拓扑可以包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或多个分支部
分108-1
……
108-2的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-2的布置。在一些实例中，多个存储器装置104-1
……
104-2可以在设备100上布置成蛤壳对。相反，多个存储器装置104-1
……
104-2可以布置为设备100上位于不同x/y平面位置处的单独的间隔开的存储器装置。
39.在一些实例中，主干部分106可以包括命令/地址信号迹线的一部分，该部分在一端耦合到存储器信号控制器102的输出引脚并且在与耦合到存储器信号控制器102的输出引脚的端部相对的分支点110处分路。分支点110可以包括命令/地址信号迹线的一部分，在该部分中，主干部分106被分路为多个分支部分108-1
……
108-n。每个分支部分108-1
……
108-2可以包括命令/地址信号迹线的一部分，该部分从一端的分支点110延伸到另一端的相应的存储器装置。
40.星形2拓扑可以包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或两个分支部分108-1
……
108-2的命令/地址信号迹线通信地耦合到两个存储器装置104-1和104-2的布置。这两个分支部分108-1和108-2可以匹配。如本文所使用，匹配的分支部分可以包括与同一信令网上的其它分支部分的长度进行长度匹配、与同一信令网上的其它分支部分的阻抗进行阻抗匹配的分支部分和/或同一信令网上的多个分支部分中的一个，其并联组合与其连接的主干部分的阻抗进行阻抗匹配。
41.例如，第一分支部分108-1的长度可以与第二分支部分108-2的长度相同。这两个分支部分108-1和108-2的匹配长度可以在分支点110之后产生对称性，该对称性通过最大限度地减少由迹线长度不相等和/或与存储器信号控制器102/分支点110沿迹线的间距不相等引起的反射来保持信号完整性。在一些实例中，可以仅在同一物理信令网内应用长度匹配。例如，长度匹配可能未应用于不同物理信令网的分支长度之间。
42.另外，主干部分106和分支部分108-1
……
108-2可以是阻抗匹配的。例如，两个分支部分108-1
……
108-2中的每一个的阻抗可以匹配。例如，两个分支部分108-1
……
108-2可以配置为具有相同的阻抗值。例如，第一分支部分108-1可以具有40欧姆的阻抗值，并且第二分支部分108-2可以具有40欧姆的阻抗值。
43.另外，信号迹线的主干部分106内的阻抗可以与两个分支部分108-1和108-2内的阻抗匹配。例如，两个分支部分108-1和108-2的并联组合可以具有与主干部分106相同的阻抗值。例如，分支部分108-1和108-2可以分别具有40欧姆的阻抗值，它们并联组合将与主干部分106的20欧姆阻抗值匹配。因而，使主干部分106与分支部分108-1
……
108-2阻抗匹配可以包括在主干部分106中产生相对较低的阻抗和在分支部分108-1
……
108-2中产生相对较高的阻抗，使得最大限度地减少当信号到达分支点110并分路为分支部分108-1
……
108-2时发生的信号反射。
44.为了在信号迹线中实现目标阻抗和/或实现阻抗匹配，可以通过各种方式配置信号。例如，可以利用各种材料来形成迹线。在一些实例中，可以在主干部分106中利用与在分支部分108-1和108-2中利用的材料不同的材料，以便将与行进通过主干部分106的信号相关联的阻抗与和行进通过分支部分108-1
……
108-2的信号相关联的阻抗匹配。
45.此外，主干部分106中的迹线的尺寸(例如，宽度)可能与分支部分108-1和108-2中的迹线的尺寸不同，以便将与行进通过主干部分106的信号相关联的阻抗与和行进通过分支部分108-1
……
108-2的信号相关联的阻抗匹配。例如，主干部分106可以形成为具有产生
第一阻抗水平的第一宽度，并且分支部分108-1
……
108-2中的每一个可以形成为具有比第一宽度窄的第二宽度，从而产生高于第一阻抗水平的第二阻抗水平。
46.此外，可以更改迹线的分层以实现目标阻抗和/或实现阻抗匹配。例如，可以是主干部分106可以放置在信号层上，该信号层与参考平面的间距比可以在与参考平面的间距更远的层上的部分108-1
……
108-2更近，由此使与行进通过主干部分106的信号相关联的阻抗与和行进通过分支部分108-1
……
108-2的信号相关联的阻抗匹配。
47.存储器装置104-1和104-2可以共享对公共信号迹线的访问。例如，存储器装置104-1和104-2可以经由它们相应的分支部分108-1和108-2在分支点110处连接到公共主干部分106。因而，单个命令/地址信号可以向下驱动到主干部分106，在多个分支部分108-1
……
108-2之间分路，并且被发送到存储器装置104-1和104-2。因而，由存储器信号控制器102生成和/或驱动的单个命令/地址信号可以用于访问蛤壳对的存储器装置104-1和104-2两者。
48.图1d示出了设备100的框图，该设备包括经由命令/地址信号迹线与多个存储器装置104-1
……
104-n通信地耦合的存储器信号控制器102。图1c示出了以星形拓扑布置的设备100。具体地，图1c示出了以星形4拓扑布置的设备。
49.在图1d中，星形4拓扑包括存储器信号控制器102经由在存储器装置104-1
……
104-4负载之间分路的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-4。星形4拓扑包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或多个分支部分108-1
……
108-2的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-4的布置。多个存储器装置104-1
……
104-4在设备100上布置成蛤壳对(例如，第一蛤壳对104-1和104-2以及第二蛤壳对104-3和104-4)。
50.在图1d中，主干部分106可以包括命令/地址信号迹线的一部分，该部分在一端耦合到存储器信号控制器102的输出引脚并且在与耦合到存储器信号控制器102的输出引脚的端部相对的分支点110处分路。分支点110可以包括命令/地址信号迹线的一部分，在该部分中，主干部分106被分路为多个分支部分108-1
……
108-2。每个分支部分108-1
……
108-2可以包括命令/地址信号迹线的一部分，该部分从一端的分支点110延伸到另一端的存储器装置的相应蛤壳对(例如，分支部分108-1从分支点110延伸到存储器装置104-1和104-2的蛤壳对并且分支部分108-2从分支点110延伸到存储器装置104-3和104-4的蛤壳对)。
51.星形4拓扑可以包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或两个分支部分108-1和108-2的命令/地址信号迹线通信地耦合到四个存储器装置104-1、104-2、104-3和104-4的布置。这两个分支部分108-1和108-2可以匹配。例如，这两个分支部分108-1和108-2可以彼此长度匹配、彼此阻抗匹配，和/或作为并联组合与其连接的主干部分106的阻抗进行阻抗匹配。例如，第一分支部分108-1的长度可以与第二分支部分108-2的长度相同。这两个分支部分108-1和108-2的匹配长度可以在分支点110之后产生对称性，该对称性通过最大限度地减少由迹线长度不相等和/或与存储器信号控制器102/分支点110沿迹线的间距不相等引起的反射来保持信号完整性。
52.另外，主干部分106和分支部分108-1
……
108-2可以彼此阻抗匹配。此外，信号迹线的主干部分106内的阻抗可以与两个分支部分108-1和108-2的并联组合阻抗匹配。使主干部分106与分支部分108-1
……
108-2阻抗匹配可以包括在主干部分106中产生相对较低
的阻抗和在分支部分108-1
……
108-2中产生相对较高的阻抗，使得最大限度地减少当信号到达分支点110并分路为分支部分108-1
……
108-2时发生的信号反射。
53.例如，在主干部分106中用于形成迹线的材料和/或迹线的尺寸(例如，宽度)可能与分支部分108-1和108-2中的那些不同，以便将与行进通过主干部分106的信号相关联的阻抗与和行进通过分支部分108-1
……
108-2的信号相关联的阻抗匹配。例如，主干部分106可以形成为具有产生第一阻抗水平的第一宽度，并且分支部分108-1
……
108-2中的每一个可以形成为具有比第一宽度窄的第二宽度，从而产生高于第一阻抗水平的第二阻抗水平。
54.存储器装置104-1
……
104-4可以共享对公共信号迹线的访问。例如，存储器装置104-1
……
104-4的蛤壳对(例如，存储器装置104-1和104-2的第一蛤壳对和存储器装置104-3和104-4的第二蛤壳对)可以经由它们相应的分支部分108-1和108-2在分支点110处连接到公共主干部分106。因而，单个命令/地址信号可以向下驱动到主干部分106，在多个分支部分108-1
……
108-2之间分路，并且被发送到存储器装置104-1
……
104-4的两个蛤壳对。因而，由存储器信号控制器102生成和/或驱动的单个命令/地址信号可以用于访问蛤壳对中的所有存储器装置104-1
……
104-4。
55.图1e示出了设备100的框图，该设备包括经由命令/地址信号迹线与多个存储器装置104-1
……
104-n通信地耦合的存储器信号控制器102。图1d也示出了以星形拓扑布置的设备100。具体地，图1e示出了以星形6拓扑布置的设备。
56.在图1e中，星形6拓扑包括存储器信号控制器102经由在存储器装置104-1
……
104-6负载之间分路的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-6。星形拓扑包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或多个分支部分108-1
……
108-3的命令/地址信号迹线通信地耦合到多个存储器装置104-1
……
104-6的布置。多个存储器装置104-1
……
104-6在设备100上布置成蛤壳对(例如，第一蛤壳对104-1和104-2、第二蛤壳对104-3和104-4，以及第三蛤壳对104-5和104-6)。
57.在图1e中，主干部分106可以包括命令/地址信号迹线的一部分，该部分在一端耦合到存储器信号控制器102的输出引脚并且在与耦合到存储器信号控制器102的输出引脚的端部相对的分支点110处分路。分支点110可以包括命令/地址信号迹线的一部分，在该部分中，主干部分106被分路为多个分支部分108-1
……
108-3。每个分支部分108-1
……
108-3可以包括分路的命令/地址信号迹线的一部分，该部分从一端的分支点110延伸到另一端的存储器装置的相应蛤壳对(例如，分支部分108-1从分支点110延伸到存储器装置104-1和104-2的蛤壳对，分支部分108-2从分支点110延伸到存储器装置104-3和104-4的蛤壳对，并且分支部分108-3从分支点110延伸到存储器装置104-5和104-6的蛤壳对)。
58.星形6拓扑可以包括其中存储器信号控制器102经由包括主干部分106、分支点110和/或三个分支部分108-1、108-2和108-3的命令/地址信号迹线通信地耦合到六个存储器装置104-1、104-2、104-3、104-4、104-5和104-6的布置。
59.这三个分支部分108-1和108-n可以匹配。例如，分支部分108-1
……
108-3可以彼此长度匹配、彼此阻抗匹配，和/或作为并联组合与其连接的主干部分106的阻抗进行阻抗匹配。例如，第一分支部分108-1的长度可以与第二分支部分108-3的长度相同，该第二分支部分的长度也可以与第三分支部分108-3的长度相同。三个分支部分108-1、108-2和108-3的匹配长度可以在分支点110之后产生对称性，该对称性通过最大限度地减少由迹线长度
不相等和/或与存储器信号控制器102/分支点110沿迹线的间距不相等引起的反射来保持信号完整性。
60.另外，主干部分106和分支部分108-1、108-3可以是阻抗匹配的。例如，分支部分108-1
……
108-3可以彼此阻抗匹配。此外，信号迹线的主干部分106内的阻抗可以与三个分支部分108-1、108-2和108-3的并联组合阻抗匹配。使主干部分106与分支部分108-1
……
108-3阻抗匹配可以包括在主干部分106中产生相对较低的阻抗和在分支部分108-1
……
108-3中产生相对较高的阻抗，使得最大限度地减少当信号到达分支点110并分路为分支部分108-1
……
108-3时发生的信号反射。
61.例如，在主干部分106中用于形成迹线的材料、迹线的尺寸(例如，宽度)和/或迹线的材料分层可能与分支部分108-1和108-2中的那些不同，以便将和行进通过主干部分106的信号相关联的阻抗与和行进通过分支部分108-1
……
108-3的信号相关联的阻抗匹配。例如，主干部分106可以形成为具有产生第一阻抗水平的第一宽度，并且分支部分108-1
……
108-3中的每一个可以形成为具有比第一宽度窄的第二宽度，从而产生高于第一阻抗水平的第二阻抗水平。
62.存储器装置104-1
……
104-6可以共享对公共信号迹线的访问。例如，存储器装置104-1
……
104-6的蛤壳对(例如，存储器装置104-1和104-2的第一蛤壳对、存储器装置104-3和104-4的第二蛤壳对，和第三对存储器装置104-5和104-6)可以经由它们相应的分支部分108-1、108-2和108-3在分支点110处连接到公共主干部分106。因而，单个命令/地址信号可以向下驱动到主干部分106，在多个分支部分108-1
……
108-3之间分路，并且被发送到存储器装置104-1
……
104-6的三个蛤壳对。因而，由存储器信号控制器102生成和/或驱动的单个命令/地址信号可以用于访问蛤壳对中的所有存储器装置104-1
……
104-6。
63.图2示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备200。关于图2描述的设备的所描述的组件、配置和/或操作可以包括关于图1a至1d、图3、图4和/或图5所描述的组件、配置和/或操作，和/或与其互换。
64.设备200可以是dimm的一部分。设备200可以布置成星形6拓扑。
65.设备200可以包括存储器信号控制器202。存储器信号控制器202可以包括rcd、数据缓冲器和/或另外能够执行rcd的功能性的数据缓冲器。在一些实例中，存储器信号控制器202是没有缓冲器或附加控制逻辑的rcd。存储器信号控制器202可以连接到一或多个总线，并且可以与可以包括存储器控制器或存储器控制器功能性的主机装置(例如，cpu、gpu、gpgpu、soc等)通信。
66.设备200可以包括多个存储器装置204-1
……
204-n。多个存储器装置204-1
……
204-n可以包括安装到设备200的dram存储器装置。
67.多个存储器装置204-1
……
204-n可以布置成蛤壳对(例如，包括存储器装置204-1和204-2的第一蛤壳对、包括存储器装置204-3和204-4的第二蛤壳对，以及包括存储器装置204-4和204-n的第三蛤壳对)。
68.存储器信号控制器202可以通信地耦合到多个存储器装置204-1
……
204-n。多个存储器装置204-1
……
204-n可以存储数据位，该数据位能够利用跨将多个存储器装置204-1
……
204-n通信地耦合到存储器信号控制器202的信号迹线来自存储器信号控制器202的命令/地址信号进行操作。
69.信号迹线可以包括主干部分206、分支点210和多个分支部分208-1
……
208-n。每个分支部分208-1
……
208-n可以从分支点210跨越到存储器装置204-1
……
204-n的对应蛤壳对。分支部分208-1
……
208-n可以匹配。例如，分支部分208-1
……
208-n可以彼此长度匹配、彼此阻抗匹配，和/或作为并联组合与其连接的主干部分206的阻抗进行阻抗匹配。例如，同一信号网上的每个分支部分208-1
……
208-n可以是长度匹配的。例如，信号迹线的每个分支部分208-1
……
208-n可以具有相同长度。
70.在一些实例中，存储器装置204-1
……
204-n的蛤壳对可以在距存储器信号控制器202不同距离处安装到该设备。例如，存储器装置204-1
……
204-n的蛤壳对可以安装到布置成远离存储器信号控制器202延伸的行的设备，尽管其它几何形状也是可以预期的。如图2所示，这种布置可以导致存储器装置204-1
……
204-2的第一蛤壳对比存储器装置204-3
……
204-4的第二蛤壳对更靠近存储器信号控制器202，该第二蛤壳对本身比存储器装置204-5
……
204-n的第三蛤壳对更靠近存储器信号控制器202。
71.图2示出了以星形6拓扑布置的设备200。例如，存储器信号控制器202通过包括主干部分206、分支点210和多个分支部分208-1
……
208-n的信号迹线通信地耦合到存储器装置204-1
……
204-n的多个蛤壳对中的每一个。与到存储器信号控制器202的相对距离的情况一样，由于安装的存储器装置204-1
……
204-n的蛤壳对的间距，因此存储器装置204-1
……
204-n的蛤壳对可以位于距信号迹线的分支点210不同距离处。如图2所示的实例中所描绘，存储器装置204-3
……
204-4的第二蛤壳对可以比存储器装置204-1
……
204-2的第一蛤壳对和存储器装置204-5
……
204-n的第三蛤壳对更靠近分支点210。在一些实例中，存储器装置204-1
……
204-2的第一蛤壳对和存储器装置204-5
……
204-n的第三蛤壳对尽管在相反方向上，但可以与信号迹线的分支点210相距相等距离。
72.然而，如上所述，分支部分208-1
……
208-n可以是长度匹配的，以便通过最大限度地减少由迹线长度不相等和/或与存储器信号控制器202和/或与存储器信号控制器202耦合的信号迹线的分支点210相距不同距离引起的反射来保持信号完整性。为了实现长度匹配的分支部分208-1
……
208-n，分支部分的一部分(例如，分支部分208-2)可以形成在从分支点210到其对应的存储器装置的蛤壳对(例如，存储器装置204-3和204-4)的相对更曲折、非直接和/或蜿蜒路径中。分支部分的其它部分(例如，分支部分208-1和分支部分208-n)可以形成在从分支点210到其对应的存储器装置的蛤壳对(例如，分别为存储器装置204-1和204-2，以及存储器装置204-5和204-n)的相对更不曲折、更直接和/或不太蜿蜒路径中。例如，尽管制造复杂性增加，但是延伸到(相对于分支点)更近的存储器装置的蛤壳对的信号迹线的分支部分可以以更复杂和/或曲折的几何形状布线以便形成与以更直接的路线连接到(相对于分支点)位于更远侧的存储器装置的蛤壳对的分支部分匹配的分支部分长度。例如，可以选择与形成到存储器装置的蛤壳对的一部分的曲折分支部分相关联的附加复杂性，以便保持长度匹配及所得信号完整性保持。
73.另外，主干部分206和分支部分208-1
……
208-n可以是阻抗匹配的。例如，分支部分208-1
……
208-n可以具有相同的阻抗值。此外，分支部分208-1
……
208-n可以作为并联组合与信号迹线的主干部分206具有相同的阻抗值。例如，主干部分206可以形成为具有相对较低的阻抗，并且这三个分支部分208-1、208-2和208-n可以形成为具有相对较高的阻抗。
74.包括相应分支部分208-1
……
208-n之间的长度匹配和/或主干部分206与分支部分208-1
……
208-n之间的阻抗匹配的星形拓扑可以在信号迹线内产生更少和/或更多的对称信号反射。因而，通过信号迹线驱动到多个存储器装置204-1
……
204-n的命令/地址信号可以跨所有接收存储器装置204-1
……
204-n保持开放且对称的数据信号眼。
75.存储器装置204-1
……
204-n可以共享对公共信号迹线的访问。例如，存储器装置204-1、204-n的蛤壳对(例如，存储器装置204-1和204-2的第一蛤壳对、存储器装置204-3和204-4的第二蛤壳对，以及第三对存储器装置204-5和204-n)可以经由它们相应的分支部分208-1、208-2和208-n在分支点210处连接到公共主干部分206。因而，单个命令/地址信号可以从存储器信号控制器202向下驱动到主干部分206，在多个分支部分208-1
……
208-n之间分路，并且被发送到存储器装置204-1
……
204-n的三个蛤壳对。因而，由存储器信号控制器202生成和/或驱动的单个命令/地址信号可以用于访问蛤壳对中的所有存储器装置204-1
……
204-n。
76.图3示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备300。关于图3描述的设备的所描述的组件和/或操作可以包括关于图1a至1d、图2、图4和/或图5所描述的组件和/或操作，和/或与其互换。
77.设备300可以是dimm的一部分。设备300可以包括与存储器信号控制器302通信地耦合的多个存储器装置304-1
……
304-n。多个存储器装置304-1
……
304-n可以是dram装置。
78.图3示出了包括第一多个蛤壳成对存储器装置304-1
……
304-6的设备300的实例。第一多个蛤壳成对存储器装置304-1
……
304-6可以以星形连接拓扑布置，第一多个存储器装置的每个蛤壳对通过相应的匹配的(例如，长度匹配、阻抗匹配等)分支308-1、308-2、308-3耦合到第一公共命令/地址信号迹线(例如，主干部分306-1)。例如，第一多个存储器装置的每个蛤壳对可以经由它们相应的长度匹配分支308-1、308-2、308-3和第一公共命令/地址信号迹线(例如，主干部分306-1)耦合到存储器信号控制器302。设备300可以包括与第二公共命令/地址信号迹线(例如，主干部分306-2)耦合的第二多个存储器装置304-7
……
304-n。
79.存储器信号控制器302可以包括寄存器时钟驱动器(rcd)组件，该rcd组件配置为通过第一公共命令/地址信号迹线将命令/地址信号的第一副本传输到第一多个存储器装置304-1
……
304-6，和/或通过第二公共命令/地址信号迹线306-2将命令/地址信号的第二副本传输到第二多个存储器装置304-7
……
304-n。可替代地，存储器信号控制器302可以包括数据缓冲器组件，该数据缓冲器组件除了配置为在第一多个存储器装置304-1
……
304-6与主机和/或第二多个存储器装置304-7
……
304-n与主机之间传送要读取或写入的数据之外，还配置为通过第一公共命令/地址信号迹线306-1将命令/地址信号的第一副本传输到第一多个存储器装置304-1
……
304-6，和/或通过第二公共命令/地址信号迹线306-2将命令/地址信号的第二副本传输到第二多个存储器装置304-7
……
304-n。
80.存储器信号控制器302可以将命令/地址信号驱动到每个子通道的十个存储器装置。在一些实例中，单个存储器信号控制器302可以处置与两个不同子通道的信号通信，每个子通道由十个存储器装置填充。在此类实例中，与存储器信号控制器302的相同子通道耦合的存储器装置可以接收从主机发送到第一子通道的命令/地址信号的单独副本。例如，第
一多个存储器装置304-1
……
304-6可以耦合到存储器信号控制器302的第一子通道，并且第二多个存储器装置304-7
……
304-n可以耦合到存储器信号控制器302的第一子通道。然而，第一多个存储器装置304-1
……
304-6和第二多个存储器装置304-7
……
304-n可以接收由存储器信号控制器302生成、从主机跨第一个子通道发送的命令/地址信号的单独副本。
81.第一多个存储器装置304-1
……
304-6可以作为蛤壳对安装到该设备。例如，第一多个存储器装置304-1
……
304-6可以作为三个蛤壳对安装到该设备，该三个蛤壳对包括第一蛤壳对304-1和304-2、第二蛤壳对304-3和304-4以及第三蛤壳对304-5和304-6。
82.第一多个存储器装置304-1
……
304-6的蛤壳对中的每一个可以通过信号迹线的相应的长度匹配的分支部分308-1
……
308-3耦合到第一公共命令/地址信号迹线(例如，信号迹线的主干部分306-1跨越存储器信号控制器302与分支点310-1之间)。与第二蛤壳对304-3和304-4耦合的信号迹线的分支部分308-2可以在曲折、间接和/或蜿蜒路径中从信号迹线的分支点310-1布线到蛤壳对304-3和304-4，使得分支部分308-2与其它分支部分308-1和308-3长度匹配，尽管定位成比其它蛤壳对更靠近分支点310-1。例如，跨越在第一多个存储器装置304-1
……
304-6的每个蛤壳对与分支点310-1之间的每个分支迹线308-1
……
308-3可以具有相同的长度，而不管它与分支点310-1的接近程度如何。而且，这可以通过将存储器装置的蛤壳对的相对靠近分支点的分支部分布线在分支点与蛤壳对之间的曲折、非直接和/或蜿蜒路径中来实现。而存储器装置的蛤壳对的相对远离分支点的分支部分可以布线在分支点与蛤壳对之间的相对较少曲折、更直接和/或非蜿蜒路径中。
83.在一端处，每个分支部分308-1
……
308-3可以在对应的蛤壳存储器装置之间的通孔处耦合到对应的存储器装置的蛤壳对，并且在另一端处，每个分支部分308-1
……
308-n可以在分支点310-1处耦合到公共信号迹线主干部分306-1。公共信号迹线主干部分306-1可以将在分支点310-1处附接的第一多个存储器装置304-1
……
304-6通信地耦合到设备300的存储器信号控制器302。
84.第二多个存储器装置304-7
……
304-n可以作为蛤壳对安装到该设备300。例如，第二多个存储器装置304-7
……
304-n可以作为第一蛤壳对306-7和306-8以及第二蛤壳对304-9和304-n安装到设备300。第二多个存储器装置304-7
……
304-n的蛤壳对中的每一个可以通过信号迹线的相应的匹配(例如，长度匹配、阻抗匹配等)分支部分308-4
……
308-n耦合到第二公共命令/地址信号迹线主干部分306-2。公共信号迹线主干部分306-2可以将第二多个存储器装置304-7
……
304-n通信地耦合到设备300的存储器信号控制器302。与第一多个存储器装置304-1
……
304-6类似，分支部分308-4
……
308-n可以是长度匹配的和/或可以利用差分(例如，直接对非直接)布线以在与分支点310-2相距不同间距的存储器装置的蛤壳对之间实现长度匹配的分支部分308-4
……
308-n。
85.在图3中，第一多个存储器装置304-1
……
304-6被示为布置成三个蛤壳对的六个存储器装置，它们以星形拓扑(例如，星形6拓扑)通信地耦合到存储器信号控制器302。然而，与本公开一致的实例不限于此。同样，图3将第二多个存储器装置304-7
……
304-n示为布置成两个蛤壳对的四个存储器装置，它们以星形4拓扑耦合到存储器信号控制器。而且，与本公开一致的实例不限于此。
86.可以利用每个子通道两个命令/地址信号副本来操作图3的被示为具有星形6加星形4拓扑的设备300。例如，存储器信号控制器302可以生成和/或驱动传入命令/地址信号的
两个副本：一个沿着第一主干部分306-1发送到第一多个存储器装置304-1
……
304-6，并且一个沿着单独的第二主干部分306-2发送到第二多个存储器装置304-7
……
304-n。
87.如先前实例中所述，同一信号网上的分支部分308-1、308-3可以彼此阻抗匹配和/或分支部分308-1
……
308-3的并联组合可以与主干部分306-1阻抗匹配。例如，主干部分306-1可以与其连接的分支部分308-1
……
308-3的并联组合阻抗匹配。例如，第一公共命令/地址信号迹线306-1可以具有第一宽度，其中每个相应的长度匹配分支308-1
……
308-3具有第二宽度，并且其中该第一宽度大于该第二宽度。而且，第一公共命令/地址信号迹线306-1具有带第一阻抗的内层，其中每个相应的长度匹配分支308-1
……
308-3具有带第二阻抗的内层，并且其中该第二阻抗大于该第一阻抗。同样，主干部分306-2可以与其连接的分支部分308-4
……
308-n阻抗匹配。
88.图4示出了具有与本公开的多个实施例一致的存储器装置连接拓扑的设备400。关于图4描述的设备的所描述的组件和/或操作可以包括关于图1a至1d、图2、图3和/或图5所描述的组件和/或操作，和/或与其互换。
89.设备400可以是dimm的一部分。设备400可以包括与存储器信号控制器402通信地耦合的多个存储器装置404-1
……
404-n。多个存储器装置404-1
……
404-n可以是dram装置。
90.设备400可以包括第一多个存储器装置404-1
……
404-6。第一多个蛤壳成对存储器装置404-1
……
404-6可以以星形连接拓扑布置，第一多个存储器装置的每个蛤壳对通过相应的匹配的(例如，长度匹配、阻抗匹配等)分支408-1、408-2、408-3耦合到第一公共命令/地址信号迹线(例如，主干部分406-1)。例如，第一多个存储器装置的每个蛤壳对可以经由它们相应的长度匹配分支408-1、408-2、408-3和第一公共命令/地址信号迹线(例如，主干部分406-1)耦合到存储器信号控制器402。设备400可以包括与第二公共命令/地址信号迹线(例如，主干部分406-2)耦合的第二多个存储器装置404-7
……
404-n。
91.存储器信号控制器402可以包括寄存器时钟驱动器(rcd)组件，该rcd组件配置为通过第一公共命令/地址信号迹线将命令/地址信号的第一副本传输到第一多个存储器装置404-1
……
404-6，和/或通过第二公共命令/地址信号迹线406-2将命令/地址信号的第二副本传输到第二多个存储器装置404-7
……
404-n。可替代地，存储器信号控制器402可以包括数据缓冲器组件，该数据缓冲器组件除了配置为在第一多个存储器装置404-1
……
404-6与主机和/或第二多个存储器装置404-7
……
404-n与主机之间传送要读取或写入的数据之外，还配置为通过第一公共命令/地址信号迹线406-1将命令/地址信号的第一副本传输到第一多个存储器装置404-1
……
404-6，和/或通过第二公共命令/地址信号迹线406-2将命令/地址信号的第二副本传输到第二多个存储器装置404-7
……
404-n。
92.存储器信号控制器402可以将命令/地址信号驱动到每个子通道的十个存储器装置。在一些实例中，单个存储器信号控制器402可以处置与两个不同子通道的信号通信，每个子通道由十个存储器装置填充。在此类实例中，与存储器信号控制器402的相同子通道耦合的存储器装置可以接收从主机发送到第一子通道的命令/地址信号的单独副本。例如，第一多个存储器装置404-1
……
404-6可以耦合到存储器信号控制器402的第一子通道，并且第二多个存储器装置404-7
……
404-n可以耦合到存储器信号控制器402的第一子通道。然而，第一多个存储器装置404-1
……
404-6和第二多个存储器装置404-7
……
404-n可以接收
由存储器信号控制器402生成、从主机跨第一个子通道发送的命令/地址信号的单独副本。
93.第一多个存储器装置404-1
……
404-6可以作为蛤壳对安装到该设备。例如，第一多个存储器装置404-1
……
404-6可以作为三个蛤壳对安装到该设备，该三个蛤壳对包括第一蛤壳对404-1和404-2、第二蛤壳对404-3和404-4以及第三蛤壳对404-5和404-6。
94.第一多个存储器装置404-1
……
404-6的蛤壳对中的每一个可以通过信号迹线的相应的匹配(例如，长度匹配、阻抗匹配等)的分支部分408-1
……
408-3耦合到第一公共命令/地址信号迹线(例如，信号迹线的主干部分406-1跨越存储器信号控制器402与分支点410-1之间)。与第二蛤壳对404-3和404-4耦合的信号迹线的分支部分408-2可以在曲折、间接和/或蜿蜒路径中从信号迹线的分支点410-1布线到蛤壳对404-3和404-4，使得分支部分408-2与同一信号网上的其它分支部分408-1和408-3长度匹配，尽管定位成比其它蛤壳对更靠近分支点410-1。例如，第一多个存储器装置404-1
……
404-6的每个蛤壳对与分支点410-1之间的每个分支迹线408-1
……
408-3可以具有相同的长度，而不管它与分支点410-1的接近程度如何。而且，这可以通过将存储器装置的蛤壳对的相对靠近分支点的分支部分布线在分支点与蛤壳对之间的曲折、非直接和/或蜿蜒路径中来实现。而存储器装置的蛤壳对的相对远离分支点的分支部分可以布线在分支点与蛤壳对之间的相对较少曲折、更直接和/或非蜿蜒路径中。
95.在一端处，每个分支部分408-1
……
408-3可以在对应的蛤壳存储器装置之间的通孔处耦合到对应的存储器装置的蛤壳对，并且在另一端处，每个分支部分408-1
……
408-n可以在分支点410-1处耦合到公共信号迹线主干部分406-1。公共信号迹线主干部分406-1可以将在分支点410-1处附接的第一多个存储器装置404-1
……
404-6通信地耦合到设备400的存储器信号控制器402。
96.第二多个存储器装置404-7
……
404-n可以作为蛤壳对安装到该设备。例如，第二多个存储器装置404-7
……
404-n可以作为第一蛤壳对406-7和406-8以及第二蛤壳对404-9和404-n安装到设备。第一多个存储器装置的蛤壳对中的每一个可以耦合到第二公共命令/地址信号迹线406-2。公共信号迹线406-2可以将第二多个存储器装置404-7
……
404-n通信地耦合到设备400的存储器信号控制器402。
97.例如，公共命令/地址信号迹线406-2可以通过将存储器装置406-7和406-8的第一蛤壳对以及存储器装置404-9和404-n的第二蛤壳对菊花链连接到存储器信号控制器402来将第二多个存储器装置404-7
……
404-n通信地耦合到设备400的存储器信号控制器402。例如，代替采用分支部分的是，公共命令/地址信号迹线406-2可以从存储器信号控制器402前进通过和/或接触存储器装置406-7和406-8的第一蛤壳对以及存储器装置404-9和404-n的第二蛤壳对的通孔，从而导致第二多个存储器装置404-7
……
404-n与存储器信号控制器402之间存在菊花链连接拓扑。
98.在图4中，第一多个存储器装置404-1
……
404-6被示为布置成三个蛤壳对的六个存储器装置，它们以星形连接拓扑(例如，星形6拓扑)通信地耦合到存储器信号控制器402。然而，与本公开一致的实例不限于此。另外，图4将第二多个存储器装置404-7
……
404-n示为布置成两个蛤壳对的四个存储器装置，它们以菊花链4连接拓扑耦合到存储器信号控制器。而且，与本公开一致的实例不限于此。
99.例如，一些实例可以包括：在子通道上的星形6拓扑和星形4拓扑的组合，每个拓扑
具有相应的对应信号迹线；在子通道上的菊花链6拓扑和菊花链4拓扑的组合，每个拓扑具有相应的对应信号迹线；在子通道上的星形4拓扑、另一种星形4拓扑和星形2拓扑的组合，每个拓扑具有相应的对应信号迹线；在子通道上的菊花链4拓扑、另一种菊花链4拓扑和星形2拓扑的组合，每个拓扑具有相应的对应信号迹线；在子通道上的五个不同的星形2拓扑布置的组合，每个拓扑具有相应的对应信号迹线；等。同样，可以预期非限制性实例和附加的实例并入有仅星形拓扑、仅菊花链拓扑，和/或用于在子通道上操作各种量的存储器装置的星形拓扑与菊花链拓扑的各种组合。
100.可以利用每个子通道两个命令/地址信号副本来操作图4的被示为具有星形6加菊花链4连接拓扑的设备400。例如，存储器信号控制器402可以生成和/或驱动传入命令/地址信号的两个副本：一个沿着第一主干部分406-1发送到第一多个存储器装置404-1
……
404-6，并且一个沿着单独的第二主干部分406-2发送到第二多个存储器装置404-7
……
404-n。
101.如先前实例中所述，同一信令网络的分支部分408-1
……
408-3可以彼此阻抗匹配。此外，主干部分406-1可以与其连接的分支部分408-1
……
408-3的并联组合阻抗匹配。例如，第一公共命令/地址信号迹线406-1可以具有第一宽度，其中每个相应的长度匹配分支408-1
……
408-3具有第二宽度，并且其中该第一宽度大于该第二宽度。而且，第一公共命令/地址信号迹线406-1具有带第一阻抗的内层，其中每个相应的长度匹配分支408-1
……
408-3具有带第二阻抗的内层，并且其中该第二阻抗大于该第一阻抗。
102.表1示出了被发现与上述各种实例相关联的相对性能特性的非限制性实例。表1示出了各种设备拓扑及其相应的速度限制拓扑(例如，存储器单元的拓扑及其与存储器信号控制器的连接，其花费最长的持续时间来对该连接执行命令/地址信令)。另外，表1示出了到达连接到对应拓扑中的存储器信号控制器的多个存储器装置所需的设备侧命令/地址(ca)副本的相应量。
103.此外，表1示出了向以对应拓扑连接的多个存储器单元发信号通知所需的存储器信号控制器ca引脚的相应数量，记住对于两个子通道，每个子通道有八个ca引脚。此外，表1示出了经由对应的拓扑驱动到多个存储器装置的命令/地址信号的相对信号完整性。可以利用跨多个存储器装置中的每一个的干扰、数据眼一致性和信号电平测量值来量化信号完整性。然而，“不良”、“良好”、“好”和“优秀”的类别可以是信号完整性的相对名称，其指定与彼此对应的每个拓扑相关联的信号完整性。
104.表1还示出了利用对应拓扑将命令/地址信号从存储器信号控制器携带到多个存储器装置的信号迹线的相对可布线性。“不良”、“良好”、“好”和“优秀”的类别可以是在该设备上在存储器信号控制器与和彼此对应的每个拓扑相关联的多个存储器装置之间对信号迹线进行布线的复杂性的相对名称。
105.表1
[0106][0107]
表1示出了十个存储器装置的各种配置的相对性能特性。本文描述的实例不限于在耦合到十个存储器装置的上下文中所描述的配置。例如，安装到dimm的存储器装置的蛤壳对的数量可能取决于与dimm系统相关联的通道宽度。例如，实施ddr6协议的dimm可能具有80位宽的全通道宽度，其包括ecc位。在此类实例中，ddr6协议可以在逻辑上将80位宽通道划分为各自为20位宽的四个子通道。在此类实例中，每个子通道总线宽度可以由五x四存储器装置(例如，dram)组成以容纳具有对应dq io宽度的存储器装置。为了在最大限度地降低对信号完整性的影响的同时提供附加信号容量，每个存储器装置也可以在dimm印刷电路板(pcb)的底侧呈蛤壳状。出于在子通道之间发信令通知的目的，pcb顶部的存储器装置可以属于秩0，并且pcb底部的存储器装置可以属于秩1。因而，每个ddr6子通道的组件数量将达到十个。因此，出于命令/地址信号的目的，本文描述的配置将实现用尽可能少的驱动器引脚驱动这十个存储器装置命令/地址输入，同时维持可接受的信号完整性水平。然而，鉴于对dimm系统的通道宽度的更改，对存储器装置的dq/io宽度的更改和/或对子通道(例如，逻辑细分)的量的更改可能会转化为正在dimm系统上利用的不同数量的存储器装置。无论如何，本文描述的各种存储器装置/dimm/信号迹线配置可以被缩放以在遵守本文描述的配置原理的同时适应dimm系统上的各种量的存储器装置。
[0108]
图5是示出了操作如双列直插式存储器模块(dimm)的存储器模块的方法530的实例的图式。可以执行由方法530示出的过程以例如操作如图1a至1d、图2、图3和/或图4中所示的设备的存储器模块。关于图5描述的方法530的所描述的组件和/或操作可以包括关于图1a至1d、图2、图3和/或图4所描述的组件和/或操作，和/或与其互换。另外，可以修改关于图5描述的方法530以实现与图1a至1d、图2、图3和/或图4相关的特定组件和/或操作。
[0109]
在532处，方法530可以包括向第一多个存储器装置提供信号的第一副本。信号的第一副本可以是由存储器信号控制器提供的命令/地址信号的第一副本。存储器信号控制器可以包括形成在dimm上的rcd，以耦合到第一多个存储器装置和/或与第一多个存储器装置传送命令/地址信号。在一些实例中，存储器信号控制器可以包括dimm上的数据缓冲器，该数据缓冲器具有附加组件和功能性以执行组合的数据缓冲器和rcd操作以耦合到第一多个存储器装置和/或与第一多个存储器装置传送命令/地址信号。
[0110]
例如，存储器信号控制器可以从主机接收命令/地址信号和/或指令以生成命令地址信号。存储器信号控制器可以生成命令/地址信号的第一副本并通过第一公共命令/地址信号迹线将该副本驱动到第一多个存储器装置。
[0111]
可以通过安装到双列直插式存储器模块(dimm)来布置第一多个存储器装置。第一多个存储器装置可以布置为蛤壳对。存储器装置的蛤壳对可以形成为星形拓扑。
[0112]
公共命令/地址信号主干迹线可以从存储器信号控制器跨越到分支点。分支点可以位于公共命令/地址信号主干迹线的端部处，该端部与耦合到存储器信号控制器的相对端相对。存储器装置的蛤壳对可以布置成配置为经由相应的命令/地址信号分支迹线通过分支点耦合到存储器信号控制器的图案。例如，第一多个存储器装置的蛤壳对中的每一个可以由通过分支点与公共主干迹线耦合的不同命令/地址信号分支迹线耦合到存储器信号控制器。
[0113]
命令/地址信号分支迹线可以是在第一端耦合到对应的存储器装置的蛤壳对并且在相对的第二端耦合到第一公共命令/地址信号主干迹线的命令/地址信号分支迹线。公共命令/地址信号主干迹线可以从其连接到第一多个存储器装置的多个蛤壳对的多个命令/地址信号分支迹线的分支点跨越到其与存储器信号控制器耦合的耦合点。
[0114]
多个蛤壳对的多个命令/地址信号分支迹线可以匹配(例如，长度匹配、阻抗匹配等)。例如，多个命令/地址信号分支迹线中的每一个可以彼此长度匹配，多个命令/地址信号分支迹线中的每一个彼此阻抗匹配，多个命令/地址分支迹线的并联组合可以与公共命令/地址信号主干迹线阻抗匹配。例如，多个蛤壳对的多个命令/地址信号分支迹线可以形成为使得它们具有相同的长度和/或阻抗值。在进一步的实例中，多个命令/地址信号分支迹线中的每一个的阻抗可以单独地高于公共命令/地址信号主干迹线的阻抗，但是多个命令/地址信号迹线的并联组合可以与公共命令/地址信号主干迹线的阻抗值匹配。
[0115]
取决于形成命令/地址信号主干迹线分支点的位置，多个存储器装置的蛤壳对的一部分可以比其它部分更靠近分支点。然而，不管与分支点的距离如何，同一物理信令网上的多个存储器装置的全部蛤壳对可以具有相同的长度(例如，长度匹配)。
[0116]
用于相对更远离第一公共命令/地址信号主干迹线的分支点的存储器装置的蛤壳对的长度匹配的命令/地址信号分支迹线可以形成在从第一公共命令/地址信号主干迹线到蛤壳对的直接和/或非曲折路径中。当蛤壳对是离分支点最远的蛤壳对时，该非曲折命令/地址信号分支迹线的长度可能是到达蛤壳对所需的相对最大长度。
[0117]
然而，为了实现长度匹配，延伸到存储器装置的多个蛤壳对中的蛤壳对的其它命令/地址信号分支迹线尽管更接近分支点但可以具有相同长度。因而，其它命令/地址信号分支迹线可以包括相对于到达相对靠近分支点的蛤壳对所需的实际长度的多余长度。因而，在一些实例中，相对更靠近第一公共命令/地址信号主干迹线的分支点的存储器装置的蛤壳对的长度匹配的命令/地址信号分支迹线可以沿着曲折路径形成，以便对与更远侧的蛤壳对长度匹配所需的分支迹线的多余长度进行布线。
[0118]
除了第一多个蛤壳对的命令/地址信号分支迹线之间的长度匹配之外，与第一公共命令/地址信号主干迹线耦合的命令/地址信号分支迹线的阻抗可以与彼此的阻抗进行匹配和/或作为并联组合与第一公共命令/地址信号主干迹线的阻抗匹配。例如，与第一公共命令/地址信号主干迹线耦合的所有长度匹配的命令/地址信号分支迹线的阻抗可以与第一公共命令/地址信号主干迹线的阻抗匹配。例如，第一公共命令/地址信号主干迹线可以形成为具有第一宽度，并且每个相应长度匹配的命令/地址信号分支迹线可以形成为具有第二宽度，其中该第一宽度大于该第二宽度。结果，分支部分可以具有比主干部分更高的阻抗，但是作为并联组合，可以与主干部分的较低阻抗匹配。而且，将与第一公共命令/地址信号主干迹线耦合的所有长度匹配的命令/地址信号分支迹线的阻抗与第一公共命令/地
址信号主干迹线的阻抗匹配可以包括(例如，通过材料选择、加工方法、材料分层等)形成第一公共命令/地址信号主干以具有带第一阻抗的内层，并且(例如，通过材料选择、加工方法、材料分层等)形成每个相应长度匹配的命令/地址信号分支以具有带第二阻抗的内层，其中该第二阻抗大于该第一阻抗。结果，分支部分可以具有比主干部分更高的阻抗，但是作为并联组合，可以与主干部分的较低阻抗匹配。
[0119]
而且，存储器信号控制器可以通过第一公共命令/地址信号迹线将命令/地址信号的第一副本提供给在起始连接拓扑中布置为蛤壳对的第一多个存储器装置。而且，第一多个存储器装置中的每个蛤壳对可以通过与第一公共命令/地址信号迹线耦合的匹配(例如，长度匹配、阻抗匹配等)命令/地址信号分支迹线耦合到存储器信号控制器。
[0120]
而且，同一信令网上的长度匹配的分支信号迹线可以基于它们与公共迹线的分支点的接近度而沿着曲折路径和/或非曲折路径布线。因而，向第一多个存储器装置提供命令/地址信号的第一副本可以包括沿着曲折的长度匹配的命令/地址信号分支迹线将命令/地址信号的第一副本驱动到靠近来自第一公共命令/地址信号迹线的分支点的蛤壳对。此外，向第一多个存储器装置提供命令/地址信号的第一副本可以包括沿着非曲折的长度匹配的命令/地址分支迹线将命令/地址信号的第一副本驱动到远离来自第一公共命令/地址信号迹线的分支点的蛤壳对。
[0121]
而且，同一信令网上的长度匹配的分支信号迹线可以彼此阻抗匹配和/或作为并联组合而与主干部分阻抗匹配。因而，向第一多个存储器装置提供命令/地址信号的第一副本可以包括沿着与第一公共命令/地址信号迹线耦合的第一多个存储器装置的相应长度匹配的命令/地址信号分支迹线将命令/地址信号的第一副本驱动到第一多个存储器装置中的每一个，其中与第一公共命令/地址信号迹线连接的所有长度匹配的命令/地址信号分支迹线的并联组合的阻抗值与第一公共命令/地址信号迹线的阻抗值匹配。
[0122]
在534处，方法530可以包括经由存储器信号控制器通过第二公共命令/地址信号迹线向布置成蛤壳对的第二多个存储器装置提供命令/地址信号的第二副本，其中该第二多个存储器装置经由第二公共命令/地址信号迹线耦合到存储器信号控制器。可以通过安装到其中安装有第一多个存储器装置的相同dimm来布置第二多个存储器装置。第二多个存储器装置可以布置为存储器装置的蛤壳对。
[0123]
在一些实例中，第二多个存储器装置可以布置成星形拓扑。在一些实例中，第二多个存储器装置可以布置成菊花链拓扑(例如，其中存储器装置以序列、环或串联连接在一起的拓扑)。形成为第二多个的存储器装置的蛤壳对的量可以是与形成为第一多个的量互补的量，使得第一多个和第二多个达到由存储器信号控制器在与这两个多个相对应的特定子通道上操作的存储器装置的目标量。
[0124]
第二多个存储器装置可以经由第二命令/地址信号主干迹线耦合到存储器信号控制器，该第二命令/地址信号主干迹线可以与在第一端处连接到存储器信号控制器的第一命令/地址信号主干迹线分开和/或电隔离。第二多个存储器装置可以经由第二命令/地址信号主干迹线连接到存储器信号控制器。在其中以菊花链拓扑布置第二多个存储器装置的实例中，第二多个存储器装置中的每一个可以(例如，通过它们相应的导电通孔和迹线的接触)直接连接到第二命令/地址信号主干迹线。相反，在其中以星形拓扑布置第二多个存储器装置的实例中，第二多个存储器装置的蛤壳对中的每一个可以直接连接到相应的长度
和/或阻抗匹配的命令/地址信号分支迹线，其跨越对应的存储器装置与第二命令/地址信号主干迹线之间。
[0125]
如上所述，存储器信号控制器可以配置为响应于从主机接收到命令/地址信号来创建命令/地址信号的第一副本以通过第一公共命令/地址信号主干迹线驱动到第一多个存储器装置。存储器信号控制器可以通过第一多个存储器装置的相应的命令/地址信号分支迹线内和/或穿过其中的第一公共命令/地址信号主干迹线将命令/地址信号的第一副本驱动到第一多个存储器装置。
[0126]
另外，存储器信号控制器可以配置为响应于从主机接收到同一命令/地址信号来创建命令/地址信号的第二副本以通过第二公共命令/地址信号主干迹线驱动到第二多个存储器装置。存储器信号控制器可以通过与第二多个存储器装置直接连接的第一公共命令/地址信号主干迹线将命令/地址信号的第二副本驱动到第二多个存储器装置。在其中第二多个存储器装置布置成星形拓扑的实例中，存储器信号控制器可以通过第一多个存储器装置的相应的命令/地址信号分支迹线内和/或穿过其中的第一公共命令/地址信号主干迹线将命令/地址信号的第二副本驱动到第一多个存储器装置。
[0127]
存储器信号控制器可以配置为通过同一子通道将信号的第一副本传送到第一多个存储器装置并将信号的第二副本传送到第二多个存储器装置。例如，第一多个存储器装置和第二多个存储器装置可以分配给存储器信号控制器的同一通信子通道。存储器信号控制器可以配置为创建命令的附加副本和/或将其驱动到分配给存储器信号控制器的其它通信子通道的其它存储器装置。
[0128]
在536处，方法530可以包括在存储器信号控制器处从第一多个存储器装置接收数据。该数据可以是从第一多个存储器装置检索的数据。该数据可以是命令/地址信号的第一副本被指定用于从第一多个存储器装置中检索的数据。第一多个存储器装置可以经由可以与命令/地址信号网分离的dq信号网耦合到存储器信号控制器。从第一多个存储器装置检索的数据可以经由dq信号网迹线传输回存储器信号控制器。
[0129]
在538处，方法530可以包括在存储器信号控制器处从第二多个存储器装置接收数据。该数据可以是从第二多个存储器装置检索的数据。该数据可以是命令/地址信号的第二副本被指定用于从第二多个存储器装置中检索的数据。第二多个存储器装置可以经由可以与命令/地址信号网分离的dq信号网耦合到存储器信号控制器。从第二多个存储器装置检索的数据可以经由dq信号网迹线传输回存储器信号控制器。
[0130]
尽管本文已经示出和描述了特定实施例，但是本领域普通技术人员将会理解，被计算以实现相同的结果的布置可以替代所示的特定实施例。本公开旨在涵盖本公开的各种实施例的调整或变化。应该理解，以上描述是以说明性的方式进行的，而非限制性的。通过阅读以上描述，上述实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员来说将是显而易见的。本公开的各种实施例的范围包括其中使用上述结构及方法的其它应用。因此，本公开的各种实施例的范围应当参考所附权利要求以及此类权利要求所赋予的等同物的全部范围来确定。
[0131]
在前述具体实施方式中，出于简化本公开的目的，将各种特征一起分组在单一实施例中。这一公开的方法不应被解释为反映本公开的公开实施例必须使用比每个权利要求中明确陈述的更多的特征的意图。相反，如以下权利要求书所反映的，本发明主题在于少于
单个公开的实施例的所有特征。因此，以下权利要求书由此被并入到具体实施方式中，其中每个权利要求本身作为单独的实施例。

技术特征：

1.一种用于发信令通知存储器装置的设备，其包含：第一多个蛤壳成对存储器装置(104-1
……
104-n，204-1
……
204-6，304-1
……
304-6，404-1
…
404-6)，所述第一多个蛤壳成对存储器装置以星形连接拓扑布置，所述第一多个存储器装置的每个蛤壳对通过相应的匹配分支(108-1
……
108-n，208-1
……
208-3，308-1
……
308-3，408-1
……
408-3)耦合到第一公共命令/地址信号迹线(106，206，306-1，406-1)；和第二多个存储器装置(104-1
……
104-n，204-1
……
204-6，304-7
……
304-10，404-7
……
404-10)，所述第二多个存储器装置耦合到第二公共命令/地址信号迹线(306-2，406-2)。2.根据权利要求1所述的设备，其中所述第二多个存储器装置被布置成以星形连接拓扑布置的蛤壳对，所述第二多个存储器装置的每个蛤壳对通过相应的匹配分支耦合到所述第二公共命令地址信号迹线。3.根据权利要求1所述的设备，其中所述第二多个存储器装置以菊花链连接拓扑布置。4.根据权利要求1所述的设备，其中所述第一多个蛤壳成对存储器装置包括被布置成三个蛤壳对的六个存储器装置。5.根据权利要求4所述的设备，其中所述第二多个蛤壳成对存储器装置包括被布置成两个蛤壳对的四个存储器装置。6.根据权利要求1至5中任一项所述的设备，其中所述第一公共命令/地址信号迹线具有第一宽度，其中每个相应的长度匹配分支具有第二宽度，并且其中所述第一宽度大于所述第二宽度。7.根据权利要求1至5中任一项所述的设备，其中所述第一公共命令/地址信号迹线具有带第一阻抗的内层，其中每个相应的长度匹配分支具有带第二阻抗的内层，并且其中所述第二阻抗大于所述第一阻抗。8.根据权利要求1至5中任一项所述的设备，其中所述第一多个蛤壳成对存储器装置包含蛤壳成对的动态随机存取存储器dram装置。9.一种用于发信令通知存储器装置的设备，其包含：存储器信号控制器(102，202，302，402)，所述存储器信号控制器被配置为将从主机接收的命令/地址信号的副本驱动到电耦合的存储器装置(104-1
……
104-n，204-1
……
204-6，304-1
……
304-10，404-1
……
404-10)；第一多个存储器装置(104-1
……
104-n，204-1
……
204-6，304-1
……
304-6，404-1
……
404-6)，所述第一多个存储器装置以星形连接拓扑布置为蛤壳对，其中所述蛤壳对中的每一个通过第一公共命令/地址信号迹线(106，206，306-1，406-1)耦合到所述存储器信号控制器；以及第二多个存储器装置(104-1
……
104-n，204-1
……
204-6，304-7
……
304-10，404-7
……
404-10)，所述第二多个存储器装置通过第二公共命令/地址信号迹线(306-2，406-2)耦合到所述存储器信号控制器。10.根据权利要求9所述的设备，其中所述第一公共命令/地址信号迹线包含主干迹线，所述主干迹线耦合到所述存储器信号控制器并跨越到分支点(110，210，310-1
……
310-2，410-1)。
11.根据权利要求10所述的设备，其中所述第一多个存储器装置的每个蛤壳对通过相应的分支迹线耦合到所述主干迹线，所述相应的分支迹线从对应的蛤壳存储器装置对之间的通孔跨越到所述分支点。12.根据权利要求11所述的设备，其中所述第一多个存储器装置的每个蛤壳对与所述分支点之间的每个分支迹线具有相同长度。13.根据权利要求12所述的设备，其中所述第一多个存储器装置的第一蛤壳对(204-3
……
204-4，304-3
……
304-4，404-3
……
404-4)的位于所述存储器信号控制器附近的分支迹线(208-2，308-2，408-2)布线在所述分支点与所述第一蛤壳对之间的蜿蜒路径中，并且其中所述第一多个存储器装置的第二蛤壳对(204-1，204-2，204-5，204-6，304-1，304-2，304-5，304-6，404-1，404-2，404-5，404-6)的位于远离所述存储器信号控制器的分支迹线(208-1，208-3，308-1，308-3，408-1，408-3)布线在所述分支点与所述第二蛤壳对之间的直接路径中。14.根据权利要求11所述的设备，其中将所述第一多个存储器装置耦合到所述分支点的所有分支迹线彼此阻抗匹配。15.根据权利要求9至14中任一项所述的设备，其中所述存储器信号控制器包含寄存器时钟驱动器rcd，所述rcd被配置为通过所述第一公共命令/地址信号迹线将命令/地址信号的第一副本传输到所述第一多个存储器装置。16.根据权利要求9至14中任一项所述的设备，其中所述存储器信号控制器包含数据缓冲器，所述数据缓冲器被配置为：通过所述第一公共命令/地址信号迹线将命令/地址信号的第一副本传输到所述第一多个存储器装置；以及在所述第一多个存储器装置与所述主机之间传送要读取或写入的数据。17.根据权利要求9至14中任一项所述的设备，其中所述第一多个存储器装置和所述第二多个存储器装置耦合到所述存储器信号控制器的第一子通道，但是接收从所述主机发送到所述第一子通道的命令/地址信号的单独副本。18.一种用于发信令通知存储器装置的方法(530)，其包含：经由存储器信号控制器(102，202，302，402)通过第一公共信号迹线(106，206，306-1，406-1)向第一多个存储器装置(104-1
……
104-n，204-1
……
204-6，304-1
……
304-6，404-1
……
404-6)提供信号的第一副本，所述第一多个存储器装置以星形连接拓扑被布置成蛤壳对，其中所述第一多个存储器装置的每个蛤壳对通过与所述第一公共信号迹线耦合的长度匹配信号分支迹线(108-1
……
108-n，208-1
……
208-3，308-1
……
308-3，408-1
……
408-3)耦合到所述存储器信号控制器；经由所述存储器信号控制器通过第二公共信号迹线(306-2，406-2)向被布置成蛤壳对的第二多个存储器装置(104-1
……
104-n，204-1
……
204-6，304-7
……
304-10，404-7
……
404-10)提供所述信号的第二副本，其中所述第二多个存储器装置经由所述第二公共信号迹线耦合到所述存储器信号控制器；在所述存储器信号控制器处从所述第一多个存储器装置接收由所述信号的所述第一副本请求的数据；以及在所述存储器信号控制器处从所述第二多个存储器装置接收由所述信号的所述第二
副本请求的数据。19.根据权利要求18所述的方法，其中所述信号是命令/地址信号，并且其中所述方法包含：沿着曲折的长度匹配的命令/地址信号分支迹线将所述命令/地址信号的所述第一副本驱动到靠近来自所述第一公共命令/地址信号迹线的分支点(110，210，310-1，410-1)的蛤壳对(204-3
……
204-4，304-3
……
304-4，404-3
……
404-4)；以及沿着非曲折的长度匹配的命令/地址分支迹线将所述命令/地址信号的所述第一副本驱动到远离来自所述第一公共命令/地址信号迹线的所述分支点的蛤壳对(204-1，204-2，204-5，204-6，304-1，304-2，304-5，304-6，404-1，404-2，404-5，404-6)。20.根据权利要求18至19中任一项所述的方法，其包含沿着与所述第一公共命令/地址信号迹线耦合的所述第一多个存储器装置的相应长度匹配的命令/地址信号分支迹线将所述命令/地址信号的所述第一副本驱动到所述第一多个存储器装置中的每一个，其中与所述第一公共命令/地址信号迹线连接的所有所述长度匹配的命令/地址信号分支迹线的并联组合的阻抗值与所述第一公共命令/地址信号迹线的所述阻抗值匹配。

技术总结

本公开包括与存储器拓扑相关的设备和方法。一种设备可以包括以星形连接拓扑布置的第一多个蛤壳成对存储器装置，该第一多个存储器装置的每个蛤壳对通过相应的匹配分支耦合到第一公共命令地址信号迹线。该设备可以包括第二多个存储器装置，该第二多个存储器装置耦合到第二公共命令地址信号迹线。到第二公共命令地址信号迹线。到第二公共命令地址信号迹线。