一种电源构造方法、片内电源及电可擦除可编程存储器与流程

1.本发明属于微电子技术领域，尤其涉及一种电源构造方法、片内电源及电可擦除可编程存储器。

背景技术：

2.电源部件向微电子电路提供能量或用于改变微电子电路的工作状态，对于不同工艺的微电子电路，其适用的电源电压范围往往成为电路或器件功能实现的核心。对于电可擦可编程只读存储器eeprom（electrically erasable programmable read-only memory）电路，常采用正偏置电压vpos（voltage positive）与负偏置电压vneg（voltage negative）的压差实现存储单元的擦写操作。
3.但是，现于工艺原因，外部激励电压或芯片工作电源vdd（voltage device）与负偏置电压vneg的压差往往会超出器件的击穿电压bv（breakdown voltage），因此，有必要为相关电路提供幅值受限的内部/二级电源。
4.另一方面，硅氮氧叠层结构sonos（silicon-oxide-nitride-oxide-silicon）的存储单元c（cell）常会包括构造于p阱内5v的mos（metal-oxide-semiconductor）管znch5，并通过存储单元c的注入调整零电压；但是，znch5管的注入与存储单元c的注入相关，若储存单元c的注入需要调整，则znch5管的阈值电压极性的变化可能导致存储特性的波动。

技术实现要素：

5.本发明实施例公开了一种电源构造方法、片内电源及电可擦除可编程存储器；其方法包括构造与预设芯片同步加工的电源功能结构，该电源功能结构包括三端器件的构造步骤、电阻元件的构造步骤、反相驱动器件的构造步骤。
6.其中，电源功能结构的构造依据半导体工艺由预设层数的掩膜版光刻并配合各层的物理化学过程获得相应的电路结构；该电源功能结构包括片内电流源结构、片内电压源结构、驱动控制结构。
7.具体地，连接器件外部电源到片内电流源结构、片内电压源结构及驱动控制结构的激励端；其中，外部电源包括器件地端。
8.进一步地，对接第一三端器件p0与第二三端器件p1的控制端，形成第一偏置对管，并对接第三三端器件n0与第四三端器件n1的控制端，形成第二偏置对管；串联第一偏置对管与第二偏置对管，形成片内电流源结构；其中，第四三端器件n1与器件地之间连接有第五电阻器件r0。
9.具体地，片内电压源结构根据驱动控制结构第一使能信号pen和/或第二使能信号penb的选择，在片内电流源结构的激励下，输出受控的第一内部电压vddi；其中，第一内部电压vddi由第一偏置信号pbias与第一使能信号pen共同控制，第一内部电压vddi由激励端的电压选通或分压控制后确定；该选通或分压过程由驱动控制结构完成。
10.进一步地，连接第一偏置信号pbias到驱动控制结构的第十四三端器件p6的第一
控制端；该第十四三端器件p6的第二端与激励端连接；第十四三端器件p6的第三端依次串接第一反相驱动器、第二反相驱动器及第三反相驱动器。
11.其中，片内电压源结构在第二使能信号penb有效时，将第一内部电压vddi拉升至激励端对应的电压vdda50，其第二使能信号penb与第一使能信号pen反相。
12.进一步地，当激励端的电压小于或等于第一电压阈值时，第十六三端器件n7、第十五三端器件n8、第十三三端器件p7支路的电流镜像到第十七三端器件n6，第二三端器件p1镜像电流到第十四三端器件p6；第十四三端器件p6的上拉电流大于第十七三端器件n6的下拉电流；将第一使能信号pen置位，同时使得第二使能信号penb复位，第一内部电压vddi与激励端等电位。
13.当激励端的电压大于预设的第一电压阈值时，第十四三端器件p6的上拉电流小于第十七三端器件n6的下拉电流，第一使能信号pen复位，同时第二使能信号penb置位；第一内部电压vddi由第十一三端器件n5支路分配的电压确定。
14.具体地，其预设芯片可以是可擦除可编程只读存储器eeprom，该eeprom可采用95nm制程获得，该预设芯片可采用sonos工艺构造；其激励端的电压可以是介于1.7v至5.5v之间；其第一内部电压vddi可采用小于或等于3v的配置。
15.其中，片内电压源结构包括两个电荷增压泵，该电荷增压泵包括正电压vpos增压泵和负电压vneg增压泵；其正电压vpos增压泵与负电压vneg增压泵的压差可用于sonos单元的擦写。
16.具体地，该预设芯片构造过程中掩膜版的层数可以为17；其三端器件可在p阱内构建，其第十一三端器件n5可采用nmos结构的nch5管；其第十二三端器件p5可采用pmos结构的pch5管。
17.本发明实施例还公开了一种片内电源，包括片内电流源结构、片内电压源结构、驱动控制结构；其片内电流源结构、内电压源结构及驱动控制结构由外部电源的激励端统一进行供电，其外部电源还包括器件地端。
18.具体地，其第一三端器件p0与第二三端器件p1的控制端相接，形成第一偏置对管，其第三三端器件n0与第四三端器件n1的控制端相接，形成第二偏置对管；其中，第四三端器件n1与器件地之间连接有第五电阻器件r0。
19.进一步地，片内电压源结构根据驱动控制结构第一使能信号pen和/或第二使能信号penb的选择，在片内电流源结构的激励下，输出受控的第一内部电压vddi；其中，第一内部电压vddi由第一偏置信号pbias与第一使能信号pen共同控制，第一内部电压vddi由激励端的电压选通或分压控制后确定；其选通或分压过程由驱动控制结构完成。
20.进一步地，本发明片内电源还包括连接于第一偏置信号pbias的驱动控制结构的第十四三端器件p6的第一控制端；相互连接的第十四三端器件p6的第二端与激励端；第十四三端器件p6的第三端依次串接第一反相驱动器、第二反相驱动器及第三反相驱动器。
21.其中，片内电压源结构在第二使能信号penb有效时，将第一内部电压vddi拉升至激励端对应的电压vdda50，第二使能信号penb与第一使能信号pen反相。
22.具体地，当激励端的电压小于或等于第一电压阈值时，第十六三端器件n7、第十五三端器件n8、第十三三端器件p7支路的电流镜像到第十七三端器件n6，第二三端器件p1镜像电流到第十四三端器件p6；第十四三端器件p6的上拉电流大于第十七三端器件n6的下拉
电流；将第一使能信号pen置位，同时使得第二使能信号penb复位，第一内部电压vddi与激励端等电位。
23.进一步地，当激励端的电压大于预设的第一电压阈值时，第十四三端器件p6的上拉电流小于第十七三端器件n6的下拉电流，第一使能信号pen复位，同时第二使能信号penb置位；第一内部电压vddi由第十一三端器件n5支路分配的电压确定。
24.具体地，预设芯片可以是电可擦除可编程只读存储器eeprom，该eeprom可采用95nm制程获得，其预设芯片采用sonos工艺构造；激励端的电压可选择介于1.7v至5.5v之间；其第一内部电压vddi可配置为小于或等于3v。
25.其中，片内电压源结构还可包括两个电荷增压泵，电荷增压泵包括正电压vpos增压泵和负电压vneg增压泵；其正电压vpos增压泵与负电压vneg增压泵的压差用于sonos单元的擦写。
26.具体地，预设芯片构造过程中掩膜版的层数为17；其三端器件在p阱内构建，第十一三端器件n5可采用nmos结构的nch5管；第十二三端器件p5可采用pmos结构的pch5管。
27.相应地，本发明还公开了一种电可擦除可编程存储器，包括以上任一片内电源；其中，激励端为存储器提供外部电源，该外部电源的电压介于1.7v至5.5v之间；其片内电源的电压不超过3v。
28.其中，sonos存储器结构可包括在p阱中构造源区及漏区，该源区与漏区之间为存储器的沟道区，在沟道区的硅表面，具有氧氮氧ono（oxide-nitride-oxide）介质层，该ono介质层之上构造有多晶硅栅极。
29.进一步地，多晶硅栅极两侧的ono介质层上还构造有多晶硅栅极的侧墙；该侧墙可以是双层结构；其中，靠近多晶硅栅极的内层为氮化硅侧墙，外层为氧化硅侧墙；多晶硅栅极底部栅长方向两端具有向多晶硅栅极内部凹陷的空间，该空间内填充氧化硅，使多晶硅栅极沟道两端处的介质层总厚度大于沟道区上方的介质层厚度。
30.通过改进的内部电源的形成方法和结构，基于sonos工艺将eeprom电路与内部电源电路集成，利用反相驱动的使能结构，在外部电源电压和内部受控电压之间实现了电源的有效切换；避免了外部电源与负电压增压结构可能导致的击穿问题，可将内部二级电源的电压控制在3v以下，在保持sonos结构低电压工作、速度优势及容量优势的同时，使得eeprom的擦写过程得以可靠地实现。
31.需要说明的是，在本文中采用的“第一”、“第二”等类似的语汇，仅仅是为了描述技术方案中的各组成要素，并不构成对技术方案的限定，也不能理解为对相应要素重要性的指示或暗示；带有“第一”、“第二”等类似语汇的要素，表示在对应技术方案中，该要素至少包含一个。
附图说明
32.为了更加清晰地说明本发明的技术方案，利于对本发明的技术效果、技术特征和目的进一步理解，下面结合附图对本发明进行详细的描述，附图构成说明书的必要组成部分，与本发明的实施例一并用于说明本发明的技术方案，但并不构成对本发明的限制。
33.附图中的同一标号代表相同的部件，具体地：图1为相关技术中5v电源电路原理图；图2为本发明产品实施例电路原理图。
34.其中：001-器件电压，即器件模拟电压源vdda（voltage device analog）；002-第一偏置信号，即pbias；003-第二偏置信号，即nbias；004-第一使能信号，即pen；005-第二使能信号，即penb，pen与penb反相；006-第一中间电位，即ib_vddi；007-第一内部电压，即vddi；100-第一电流源电路，101-第一三端器件，即p0；102-第二三端器件，即p1；103-第三三端器件，即n0；104-第四三端器件，即n1；105-第五电阻器件，即r0；200-第二电压源电路，201-第五三端器件，即p2；202-第六三端器件，即p4；203-第七三端器件，即p3；204-第八三端器件，即n2；205-第九三端器件，即n4；206-第十三端器件，即n3；207-第十一三端器件，即n5；208-第十二三端器件，即p5；300-第三驱动控制电路，301-第十三三端器件，即p7；302-第十四三端器件，即p6；303-第十五三端器件，即n8；304-第十六三端器件，即n7；305-第十七三端器件，即n6；306-第一反相驱动器；307-第二反相驱动器；308-第三反相驱动器。
具体实施方式
35.下面结合附图和实施例，对本发明作进一步的详细说明。当然，下列描述的具体实施例只是为了解释本发明的技术方案，而不是对本发明的限定。此外，实施例或附图中表述的部分，也仅仅是本发明相关部分的举例说明，而不是本发明的全部。
36.如图2所示的电源构造方法，包括构造与预设芯片同步加工的电源功能结构，该电源功能结构包括三端器件的构造步骤、电阻元件的构造步骤、反相驱动器件的构造步骤；其
电源功能结构的构造依据半导体工艺由预设层数的掩膜版光刻并配合各层的物理化学过程获得相应的电路结构；其中，电源功能结构包括片内电流源结构100、片内电压源结构200、驱动控制结构300。
37.进一步地，连接器件外部电源到片内电流源结构100、片内电压源结构200及驱动控制结构300的激励端001，其外部电源包括器件地010端。
38.具体地，对接第一三端器件101，即p0与第二三端器件102，即p1的控制端，形成第一偏置对管；并对接第三三端器件103，即n0与第四三端器件104，即n1的控制端，形成第二偏置对管。
39.进一步地，串联第一偏置对管与第二偏置对管，形成片内电流源结构100；其中，第四三端器件104，即n1与器件地010之间连接有第五电阻器件105即r0。
40.具体地，片内电压源结构200根据驱动控制结构300第一使能信号004，即pen和/或第二使能信号005，即penb的选择作用，在片内电流源结构100的激励下，输出受控的第一内部电压007，即vddi；其中，第一内部电压007，即vddi由第一偏置信号002，即pbias与第一使能信号004，即pen共同控制。第一内部电压007，即vddi由激励端001的电压选通或分压控制后确定；其选通或分压过程由驱动控制结构300完成。
41.进一步地，本实施例还包括连接第一偏置信号002，即pbias到驱动控制结构300的第十四三端器件302，即p6的第一控制端；第十四三端器件302，即p6的第二端与激励端001连接；第十四三端器件302，即p6的第三端依次串接第一反相驱动器306、第二反相驱动器307及第三反相驱动器308。
42.其中：片内电压源结构200在第二使能信号005，即penb有效时，将第一内部电压007，即vddi拉升至激励端001对应的电压vdda50；第二使能信号005，即penb与第一使能信号004，即pen反相。
43.具体地，当激励端001的电压小于或等于第一电压阈值时，第十六三端器件304即n7、第十五三端器件303，即n8、第十三三端器件301，即p7支路的电流镜像到第十七三端器件305，即n6；第二三端器件102，即p1镜像电流到第十四三端器件302，即p6；第十四三端器件302，即p6的上拉电流大于第十七三端器件305，即n6的下拉电流；将第一使能信号004，即pen置位，同时使得第二使能信号005，即penb复位，第一内部电压007，即vddi与激励端001等电位。
44.此外，当激励端001的电压大于预设的第一电压阈值时，第十四三端器件302，即p6的上拉电流小于第十七三端器件305，即n6的下拉电流，第一使能信号004，即pen复位，同时第二使能信号005，即penb置位；第一内部电压007，即vddi由第十一三端器件207，即n5支路分配的电压确定。
45.进一步地，其预设芯片可以是电可擦除可编程只读存储器eeprom，该eeprom可采用95nm制程获得，预设芯片亦可采用sonos工艺构造；激励端001的电压可介于1.7v至5.5v之间；第一内部电压007，即vddi可配置在小于或等于3v。
46.具体地，片内电压源结构200可采用两个电荷增压泵，该电荷增压泵组合包括正电压vpos增压泵和负电压vneg增压泵；其正电压vpos增压泵与负电压vneg增压泵的压差则用于sonos单元的擦写。
47.进一步地，其预设芯片构造过程中掩膜版的层数可以为17层；其三端器件可在p阱
内构建，第十一三端器件207，即n5可采用nmos结构的nch5管；第十二三端器件208，即p5可采用pmos结构的pch5管。
48.相应地，如图1、图2所示，本实施例还给出了一种片内电源，包括片内电流源结构100、片内电压源结构200、驱动控制结构300，用以替代原有的电源结构222。
49.其中，片内电流源结构100、片内电压源结构200及驱动控制结构300由外部电源的激励端001进行供电，外部电源包括器件地010端。
50.进一步地，第一三端器件101，即p0与第二三端器件102，即p1的控制端相接，形成第一偏置对管；第三三端器件103，即n0与第四三端器件104，即n1的控制端相接，形成第二偏置对管；其中，第四三端器件104，即n1与器件地010之间连接有第五电阻器件105，即r0。
51.具体地，片内电压源结构200根据驱动控制结构300第一使能信号004，即pen和/或第二使能信号005，即penb的选择作用，在片内电流源结构100的激励下，输出受控的第一内部电压007，即vddi；其中，第一内部电压007，即vddi由第一偏置信号002，即pbias与第一使能信号004，即pen共同控制；第一内部电压007，即vddi由激励端001的电压选通或分压控制后确定；其选通或分压过程由驱动控制结构300完成。
52.进一步地，本发明电源实施例还包括连接于第一偏置信号002，即pbias的驱动控制结构300的第十四三端器件302，即p6的第一控制端；相互连接的第十四三端器件302，即p6的第二端与激励端001；第十四三端器件302，即p6的第三端依次串接第一反相驱动器306、第二反相驱动器307及第三反相驱动器308。
53.其中，片内电压源结构200在第二使能信号005，即penb有效时，将第一内部电压007，即vddi拉升至激励端001对应的电压vdda50；第二使能信号005，即penb与第一使能信号004，即pen反相。
54.具体地，当激励端001的电压小于或等于第一电压阈值时，第十六三端器件304，即n7、第十五三端器件303，即n8、第十三三端器件301，即p7支路的电流镜像到第十七三端器件305，即n6，第二三端器件102，即p1镜像电流到第十四三端器件302，即p6；第十四三端器件302，即p6的上拉电流大于第十七三端器件305，即n6的下拉电流；将第一使能信号004，即pen置位，同时使得第二使能信号005，即penb复位，第一内部电压007，即vddi与激励端001等电位。
55.此外，当激励端001的电压大于预设的第一电压阈值时，第十四三端器件302，即p6的上拉电流小于第十七三端器件305，即n6的下拉电流，第一使能信号004，即pen复位，同时第二使能信号005，即penb置位；第一内部电压007，即vddi由第十一三端器件207，即n5支路分配的电压确定。
56.进一步地，预设芯片可以是电可擦除可编程只读存储器eeprom，该eeprom可采用95nm制程获得，该预设芯片亦可采用sonos工艺构造；其激励端001的电压可配置在1.7v至5.5v之间；其第一内部电压007 vddi可配置在小于或等于3v。
57.具体地，其片内电压源结构200可采用两个电荷增压泵实现；其中电荷增压泵可包括正电压vpos增压泵和负电压vneg增压泵；正电压vpos增压泵与负电压vneg增压泵的压差则可用于sonos单元的擦写。
58.进一步地，该预设芯片构造过程中掩膜版的层数可以是17层；其三端器件可在p阱内构建，第十一三端器件207，即n5可采用nmos结构的nch5管；第十二三端器件208，即p5可
采用pmos结构的pch5管。
59.相应地，本实施还公开了一种电可擦除可编程存储器，包括上述任一片内电源；其中，激励端001为存储器提供外部电源，该外部电源的电压介于1.7v至5.5v之间；其片内电源的电压不超过3v。
60.需要说明的是，上述实施例仅是为了更清楚地说明本发明的技术方案，本领域技术人员可以理解，本发明的实施方式不限于以上内容，基于上述内容所进行的明显变化、替换或替代，均不超出本发明技术方案涵盖的范围；在不脱离本发明构思的情况下，其它实施方式也将落入本发明的范围。

技术特征：

1.一种电源构造方法，其特征在于，包括：构造与预设芯片同步加工的电源功能结构，所述电源功能结构包括三端器件的构造步骤、电阻元件的构造步骤、反相驱动器件的构造步骤；所述电源功能结构的构造依据半导体工艺由预设层数的掩膜版光刻并配合各层的物理化学过程获得相应的电路结构；其中，所述电源功能结构包括片内电流源结构（100）、片内电压源结构（200）、驱动控制结构（300）；连接器件外部电源到所述片内电流源结构（100）、所述片内电压源结构（200）及所述驱动控制结构（300）的激励端（001），所述外部电源包括器件地（010）端；对接第一三端器件（101）p0与第二三端器件（102）p1的控制端，形成第一偏置对管，并对接第三三端器件（103）n0与第四三端器件（104）n1的控制端，形成第二偏置对管；串联所述第一偏置对管与所述第二偏置对管，形成所述片内电流源结构（100）；其中，所述第四三端器件（104）n1与所述器件地（010）之间连接有第五电阻器件（105）r0；所述片内电压源结构（200）根据所述驱动控制结构（300）第一使能信号（004）pen和/或第二使能信号（005）penb的选择，在所述片内电流源结构（100）的激励下，输出受控的第一内部电压（007）vddi；其中，所述第一内部电压（007）vddi由第一偏置信号（002）pbias与第一使能信号（004）pen共同控制，所述第一内部电压（007）vddi由所述激励端（001）的电压选通或分压控制后确定；所述选通或分压过程由所述驱动控制结构（300）完成。2.如权利要求1的所述电源构造方法，还包括：连接所述第一偏置信号（002）pbias到所述驱动控制结构（300）的第十四三端器件（302）p6的第一控制端；所述第十四三端器件（302）p6的第二端与所述激励端（001）连接；所述第十四三端器件（302）p6的第三端依次串接第一反相驱动器（306）、第二反相驱动器（307）及第三反相驱动器（308）；其中：所述片内电压源结构（200）在第二使能信号（005）penb有效时，将所述第一内部电压（007）vddi拉升至所述激励端（001）对应的电压vdda50，所述第二使能信号（005）penb与所述第一使能信号（004）pen反相。3.如权利要求2的所述电源构造方法，其中：当所述激励端（001）的电压小于或等于第一电压阈值时，第十六三端器件（304）n7、第十五三端器件（303）n8、第十三三端器件（301）p7支路的电流镜像到第十七三端器件（305）n6，第二三端器件（102）p1镜像电流到第十四三端器件（302）p6；所述第十四三端器件（302）p6的上拉电流大于所述第十七三端器件（305）n6的下拉电流；将所述第一使能信号（004）pen置位，同时使得所述第二使能信号（005）penb复位，所述第一内部电压（007）vddi与所述激励端（001）等电位；当所述激励端（001）的电压大于预设的第一电压阈值时，所述第十四三端器件（302）p6的上拉电流小于所述第十七三端器件（305）n6的下拉电流，所述第一使能信号（004）pen复位，同时所述第二使能信号（005）penb置位；所述第一内部电压（007）vddi由所述第十一三端器件（207）n5支路分配的电压确定。4.如权利要求1、2或3的任一所述电源构造方法，其中：所述预设芯片为电可擦除可编程只读存储器eeprom，所述eeprom采用95nm制程获得，所述预设芯片采用sonos工艺构造；所述激励端（001）的电压介于1.7v至5.5v之间；所述第一内部电压（007）vddi小于或等于3v；
所述片内电压源结构（200）包括两个电荷增压泵，所述电荷增压泵包括正电压vpos增压泵和负电压vneg增压泵；所述正电压vpos增压泵与所述负电压vneg增压泵的压差用于sonos单元的擦写。5.如权利要求4的所述电源构造方法，其中：所述预设芯片构造过程中掩膜版的层数为17；所述三端器件在p阱内构建，所述第十一三端器件（207）n5为采用了nmos结构的nch5管；所述第十二三端器件（208）p5为采用了pmos结构的pch5管。6.一种片内电源，包括：片内电流源结构（100）、片内电压源结构（200）、驱动控制结构（300）；所述片内电流源结构（100）、所述片内电压源结构（200）及所述驱动控制结构（300）由外部电源的激励端（001）进行供电，所述外部电源包括器件地（010）端；所述第一三端器件（101）p0与所述第二三端器件（102）p1的控制端相接，形成第一偏置对管，所述第三三端器件（103）n0与所述第四三端器件（104）n1的控制端相接，形成第二偏置对管；其中，所述第四三端器件（104）n1与所述器件地（010）之间连接有第五电阻器件（105）r0；所述片内电压源结构（200）根据所述驱动控制结构（300）第一使能信号（004）pen和/或第二使能信号（005）penb的选择，在所述片内电流源结构（100）的激励下，输出受控的第一内部电压（007）vddi；其中，所述第一内部电压（007）vddi由第一偏置信号（002）pbias与第一使能信号（004）pen共同控制，所述第一内部电压（007）vddi由所述激励端（001）的电压选通或分压控制后确定；所述选通或分压过程由所述驱动控制结构（300）完成。7.如权利要求6的所述片内电源，还包括：连接于所述第一偏置信号（002）pbias的所述驱动控制结构（300）的第十四三端器件（302）p6的第一控制端；相互连接的第十四三端器件（302）p6的第二端与所述激励端（001）；所述第十四三端器件（302）p6的第三端依次串接第一反相驱动器（306）、第二反相驱动器（307）及第三反相驱动器（308）；其中：所述片内电压源结构（200）在第二使能信号（005）penb有效时，将所述第一内部电压（007）vddi拉升至所述激励端（001）对应的电压vdda50，所述第二使能信号（005）penb与所述第一使能信号（004）pen反相。8.如权利要求7的所述片内电源，其中：当所述激励端（001）的电压小于或等于第一电压阈值时，第十六三端器件（304）n7、第十五三端器件（303）n8、第十三三端器件（301）p7支路的电流镜像到第十七三端器件（305）n6，第二三端器件（102）p1镜像电流到第十四三端器件（302）p6；所述第十四三端器件（302）p6的上拉电流大于所述第十七三端器件（305）n6的下拉电流；将所述第一使能信号（004）pen置位，同时使得所述第二使能信号（005）penb复位，所述第一内部电压（007）vddi与所述激励端（001）等电位；当所述激励端（001）的电压大于预设的第一电压阈值时，所述第十四三端器件（302）p6的上拉电流小于所述第十七三端器件（305）n6的下拉电流，所述第一使能信号（004）pen复位，同时所述第二使能信号（005）penb置位；所述第一内部电压（007）vddi由所述第十一三端器件（207）n5支路分配的电压确定。
9.如权利要求6、7或8的任一所述片内电源，其中：所述预设芯片为电可擦除可编程只读存储器eeprom，所述eeprom采用95nm制程获得，所述预设芯片采用sonos工艺构造；所述激励端（001）的电压介于1.7v至5.5v之间；所述第一内部电压（007）vddi小于或等于3v；所述片内电压源结构（200）还包括两个电荷增压泵，所述电荷增压泵包括正电压vpos增压泵和负电压vneg增压泵；所述正电压vpos增压泵与所述负电压vneg增压泵的压差用于sonos单元的擦写。10.如权利要求9的所述片内电源，其中：所述预设芯片构造过程中掩膜版的层数为17；所述三端器件在p阱内构建，所述第十一三端器件（207）n5为采用了nmos结构的nch5管；所述第十二三端器件（208）p5为采用了pmos结构的pch5管。11.一种电可擦除可编程存储器，包括：如权利要求6至10的任一所述片内电源；其中，所述激励端（001）为所述存储器提供外部电源，所述外部电源的电压介于1.7v至5.5v之间；所述片内电源的电压不超过3v。

技术总结

本发明实施例公开了一种电源构造方法、片内电源及电可擦除可编程存储器；通过改进的内部电源的形成方法和结构，基于硅氮氧叠层结构SONOS（Silicon-Oxide-Nitride-Oxide-Silicon）工艺将电可擦可编程只读存储器EEPROM（Electrically Erasable Programmable Read-Only Memory）电路与内部电源电路集成，利用反相驱动的使能结构，在外部电源电压和内部受控电压之间实现了电源的有效切换；避免了外部电源与负电压增压结构可能导致的击穿问题，可将内部二级电源的电压控制在3V以下，在保持SONOS结构低电压工作、速度优势及容量优势的同时，使得电可擦除可编程存储器EEPROM的擦写过程得以可靠地实现。擦写过程得以可靠地实现。擦写过程得以可靠地实现。