SRAM字线电压产生电路及调节电路的制作方法

sram字线电压产生电路及调节电路
技术领域
1.本发明涉及电路技术领域，尤其是涉及一种sram字线电压产生电路及调节电路。

背景技术：

2.随着工艺节点和供电电压的不断降低，器件的阈值电压也不断降低，导致sram存储单元的鲁棒性也随之不断降低。存储单元工作时的读写能力被破坏，读操作时，半选单元的读破坏频发，造成读取错误数据。写操作时，写能力越来越差，极易造成sram写入错误数据。
3.字线欠压(wlud)技术常用于读辅助电路，字线过压(wlod)技术常用于写辅助电路。
4.然而，现有技术sram存储单元的辅助电路需要外接控制信号，对输入信号时序要求严格，由此增加电路控制难度，并且sram存储单元的辅助电路采用的电容占用了较大面积。

技术实现要素：

5.本发明的目的在于提供一种sram字线电压产生电路及调节电路，不需要外接控制信号，减少电路的控制难度，同时，还可以省去电容，从而减少调节电路占用的面积。
6.为了达到上述目的，本发明提供了一种sram字线电压的调节电路，包括：第一n输入与非门，输入端接收字线译码电路的行译码信号；第一pmos管，源极接入电源电压，所述第一n输入与非门的输出信号经过两级反相器后输入第一pmos管的栅极；第二n输入与非门，输入端接收行译码信号，其中n为正整数；或非门，输入端接所述第二n输入与非门的输出信号和读写控制信号；第二pmos管，源极和漏极短接并接入所述第一pmos管的漏极，并在此输出字线译码电路的调节信号，所述或非门的输出信号经过一级反相器后输入第二pmos管的栅极。
7.可选的，在sram字线电压的调节电路中，所述第一n输入与非门的输出信号经过第一反相器和第二反相器后输入第一pmos管的栅极，所述第一n输入与非门的输出信号输入所述第一反相器的输出端，所述第一反相器的输出信号输入所述第二反相器的输入端，所述第二反相器的输出信号输入所述第一pmos管的栅极。
8.可选的，在sram字线电压的调节电路中，所述或非门的输出信号经过第三反相器后输入第二pmos管的栅极，所述或非门的输出信号输入所述第三反相器的输入端，所述第三反相器的输出信号输出第二pmos管的栅极。
9.可选的，在sram字线电压的调节电路中，所述第一n输入与非门和第二n输入与非门均包括n个输入端，每个所述输入端均接入一个行译码信号。
10.可选的，在sram字线电压的调节电路中，每个所述输入端接入的行译码信号不同。
11.可选的，在sram字线电压的调节电路中，所述读写控制信号为低电平时，所有所述
行译码信号的初始值均为高电平，所述第一pmos管的栅极为低电平，所述第一pmos管的栅极导通，所述电源电压通过所述第一pmos管的栅极对所述第二pmos管充电。
12.可选的，在sram字线电压的调节电路中，所述读写控制信号为高电平时，所述行译码信号的初始值均为高电平，所述第一pmos管的栅极为低电平，所述第一pmos管导通，所述电源电压通过所述第一pmos管对所述第二pmos管进行充电，使所述字线译码电路的调节信号达到电源电压。
13.本发明还提供了一种sram字线电压产生电路，包括：sram存储单元，用于产生字线电压；字线选择电路，与字线译码电路的调节信号一起控制所述字线电压的电压。
14.可选的，在sram字线电压产生电路中，所述sram存储单元为6t sram存储器。
15.可选的，在sram字线电压产生电路中，6t sram存储器包括两个pmos管和四个nmos管。
16.在本发明提供的sram字线电压产生电路及调节电路中，通过行译码信号和读写控制信号控制第一pmos管对第二pmos管的充电，从而使得字线译码电路的调节信号与电源电压相等，从而控制sram字线电压。本发明不需要行译码信号和读写控制信号之外的其他信号就可以控制sram字线电压，减少电路的控制难度，同时，使用第二pmos管进行充电，可以省去电容，从而减少调节电路占用的面积。
附图说明
17.图1是本发明实施例的sram字线电压的调节电路的示意图；图2是本发明实施例的sram字线电压产生电路的示意图；图3是发明实施例的sram存储单元的示意图；图4是发明实施例的sram存储单元读写操作的时序图；110-第一n输入与非门、120-第二n输入与非门、130-或非门、140-第一反相器、150-第二反相器、160-第三反相器、170-字线选择电路、180-sram存储单元、mp1-第一pmos管、mp2-第二pmos管、p3-第三pmos管、p4-第四pmos管、n1-第一nmos管、n2-第二nmos管、n3-第三nmos管、n4-第四nmos管。
具体实施方式
18.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
19.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
20.请参照图1，本发明提供了一种sram字线电压的调节电路，包括：第一n输入与非门110，输入端接收字线译码电路的行译码信号；
第一pmos管mp1，源极接入电源电压vdd，第一n输入与非门110的输出信号经过两级反相器后输入第一pmos管mp1的栅极；第二n输入与非门120，输入端接收行译码信号，其中n为正整数；或非门130，输入端接第二n输入与非门120的输出信号和读写控制信号；第二pmos管mp2，源极和漏极短接并接入第一pmos管mp1的漏极，并在此输出字线译码电路的调节信号vg，或非门130的输出信号经过一级反相器后输入第二pmos管mp2的栅极。
21.优选的，第一n输入与非门110的输出信号经过第一反相器140和第二反相器150后输入第一pmos管mp1的栅极，第一n输入与非门110的输出信号输入第一反相器140的输出端，第一反相器140的输出信号输入第二反相器150的输入端，第二反相器150的输出信号输入第一pmos管mp1的栅极。行译码信号(y《0》
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y《n》)由行译码产生电路产生，读写信号we是由读写电路产生，行译码信号(y《0》
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y《n》)和读写信号we是sram存储单元的读写电路中已存在的，因此，可以不用额外提供。由于本发明实施例只涉及到对行译码信号(y《0》
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y《n》)和读写信号we的使用，因此，行译码电路和读写电路在此不做限定。读写信号we是低电平时，表示对存储单元进行读操作，读写信号we是高电平时，表示对存储单元进行写操作。
22.优选的，或非门130的输出信号经过第三反相器160后输入第二pmos管mp2的栅极，或非门130的输出信号输入第三反相器160的输入端，第三反相器160的输出信号输出第二pmos管mp2的栅极。
23.优选的，第一n输入与非门110和第二n输入与非门120均包括n个输入端，每个输入端均接入一个行译码信号。且每个输入端接入的行译码信号不同。
24.本发明实施例中，读写控制信号we为低电平时，所有行译码信号(y《0》
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y《n》)的初始值均为高电平，第一pmos管mp1的栅极为低电平，第一pmos管mp1的栅极导通，电源电压通过第一pmos管mp1的栅极对第二pmos管mp2充电。读写控制信号we为高电平时，行译码信号(y《0》
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y《n》)的初始值均为高电平，第一pmos管mp1的栅极为低电平，第一pmos管mp1导通，电源电压通过第一pmos管mp1对第二pmos管mp2进行充电，使字线译码电路的调节信号vg达到电源电压vdd。
25.请参照图2，本发明还提供了一种sram字线电压产生电路，包括：sram存储单元180，用于产生字线电压；字线选择电路170，接收行译码信号，并且根据字线译码电路的调节信号对sram存储单元进行读或写操作。
26.其中，字线选择电路170包括反相器。字线选择电路为n个，每个字线选择电路170接收一个行译码信号(y《0》
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y《n》其中一个)，例如，每个字线选择电路170接收的行译码信号不同，有多少个行译码信号就有多少个字线选择电路170。每个字线选择电路170均包含一个反相器。
27.优选的，请参照图3，sram存储单元180为6t sram存储器，sram存储单元180均为6t sram存储器。其中，6t sram存储器包括两个pmos管和四个nmos管。4个nmos管分别是第一nmos管n1、第二nmos管n2、第三nmos管n3和第四nmos管n4；2个pmos管为第三pmos管p3和第四pmos管p4。第一nmos管n1的源极接地，第一nmos管n1的漏极接第三pmos管p3的漏极，第三
pmos管p3的源极接电源电压，第三pmos管p3的栅极接第一nmos管n1的栅极，并同时连接至第四pmos管p4的漏极与第二nmos管n2的漏极。第二nmos管n2的源极接地，第二nmos管n2的漏极接第四pmos管p4的漏极，第四pmos管p4的源极接电源电压，第四pmos管p4的栅极接第二nmos管n2的栅极，并同时连接至第三pmos管p3的漏极与第一nmos管n1的漏极。第三nmos管n3的栅极接字线，第三nmos管n3的漏极接位线，第三nmos管n3的源极接第三pmos管p3的漏极也同样接第一nmos管n1的漏极。第四nmos管n4的栅极接字线，第四nmos管n4的源极接反位线，第四nmos管n4的漏极接第四pmos管p4的漏极也同样接第二nmos管n2的漏极，并且连接点是存储点qb。第三nmos管n3和第四nmos管n4的栅极均接字线信号wl，通过对字线信号wl的读写操作可以控制sram存储单元的读写，通过对字线信号wl电压的调节(wlud，wlod)可以辅助sram存储单元的读写。
28.请参照图4，读写控制信号(we)控制sram存储单元工作状态的同时，也能够控制字线译码电路的调节信号vg的电压值v(vg)，调节信号vg给字线译码电路中的反相器供电进而控制字线译码电压值，因此存在两种工作模式：字线欠压(wlud)读辅助模式和字线过压(wlod)写辅助模式。字线过压(wlod)写辅助工作模式中，写辅助电路工作周期即写周期内，读写控制信号(we)为低电平，行译码信号(y《0》
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y《n》)的电压v(y《n》)初始值均为高电平，因此第一pmos管mp1的栅极为低电平，第一pmos管mp1导通，电源电压vdd通过第一pmos管mp1对连接在第一pmos管mp1漏极的第二pmos管mp2（第二pmos管mp2源极和漏极短接相当于一个电容）充电，使其达到电源电压。行译码信号(y《0》
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y《n》)与读写控制信号(we)共同作用至第二pmos管mp2的栅极，此时第二pmos管mp2的栅极为低电平。接着，等待译码信号的到来，当行译码信号y《0》为低电平时，此时第一pmos管mp1的栅极在译码信号y《0》的作用下变为高电平，第一pmos管mp1被断开。第二pmos管mp2的栅极经过稍许传输延迟后也在译码信号y《0》的作用下变为高电平，相当于电容的下极板电压突然被抬高，由于电容耦合作用，电容的上极板输出调节信号vg高于电源电压vdd，调节信号vg连接字线选择电路170中的反相器，代替电源电压vdd向字线选择电路170供电，使字线选择电路170的输出电压v(wln)高于电源电压vdd。此时输出电压用于sram存储单元180的写操作。字线欠压(wlud)读辅助工作模式中，读辅助电路工作周期即读周期内，读写控制信号(we)为高电平，行译码信号(y《0》
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y《n》)的初始值均为高电平，因此第一pmos管mp1的栅极为低电平，第一pmos管mp1导通，电源电压vdd通过第一pmos管mp1对连接在第一pmos管mp1漏极的第二pmos管mp2（第二pmos管mp2源极和漏极短接相当于一个电容）充电，使调节信号vg电压达到电源电压vdd。行译码信号(y《0》
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y《n》)与读写控制信号(we)共同作用至第二pmos管mp2的栅极，此时第二pmos管mp2的栅极为高电平。接着，待译码信号的到来，如果行译码信号y《0》为低电平，此时第一pmos管mp1的栅极在译码信号y《0》的作用下变为高电平，第一pmos管mp1被断开。第二pmos管mp2的栅极在译码信号y《0》的作用下仍为高电平，相当于电容的下极板电压始终保持高电平不变，电容的上极板输出电压向字线选择电路170供电时，由于电荷的损失，调节信号vg会逐渐降低，低于电源电压vdd。此时调节信号vg用于sram电路的写操作。本发明的读写辅助电路使用较少的mos晶体管，且将第二pmos管mp2的源漏极短接代替电容作用。与硅mos工艺兼容性强，采用mos晶体管降压及电容耦合的策略，可以使用该电路结合sram电路中的字线选择电路170实现字线信号电压值相对电源电压降低和抬升的目的，产生字线欠压(wlud)、字线过压(wlod)两种电压值，实现对sram存储单元的读辅助与写辅助
操作。且该电路的使用不需要除行译码信号和读写信号之外的控制信号，辅助电路读写控制信号we源自sram电路的读写控制信号we，行译码信号(y《0》
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y《n》)源自sram行译码电路的输出。因此使用sram字线电压的调节电路不需要对原有控制信号及控制时序做出任何更改，自适应原有sram电路。在读周期内，通过辅助电路输出的调节信号vg结合字线选择电路降低字线信号的电压值，对sram存储单元进行读出数据操作，可以提高静态噪声容限(snm)，避免对sram存储单元存储数据的干扰，增强sram存储单元的读能力。在写周期内，通过辅助电路采用电容耦合的策略输出的调节信号vg结合字线选择电路抬高字线信号的电压值，对sram存储单元进行写入数据操作，提高写噪声容限(wsnm)，提高sram存储单元的写入数据稳定性，避免对sram存储数据的误写入操作，可以增强sram存储单元的写能力。本发明的读写辅助电路（sram字线电压的调节电路）使得sram存储单元的静态噪声容限(snm)和写静态噪声容限(wsnm)得到相应提高，增加sram存储单元在低压下的读写能力，加强sram存储单元的读写稳定性，保证读写数据的正确性。同时可以保证在电路读写操作时序控制与原有sram电路一致，辅助电路能够很好的适应原有sram电路的控制逻辑。
29.综上，在本发明实施例提供的sram字线电压产生电路及调节电路中，通过行译码信号和读写控制信号控制第一pmos管对第二pmos管的充电，从而使得字线译码电路的调节信号与电源电压相等，从而控制sram字线电压。本发明不需要外接控制信号就可以控制sram字线电压，减少电路的控制难度，同时，使用第二pmos管进行充电，可以省去电容，从而减少调节电路占用的面积。
30.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

技术特征：

1.一种sram字线电压的调节电路，其特征在于，包括：第一n输入与非门，输入端接收字线译码电路的行译码信号；第一pmos管，源极接入电源电压，所述第一n输入与非门的输出信号经过两级反相器后输入第一pmos管的栅极；第二n输入与非门，输入端接收行译码信号，其中n为正整数；或非门，输入端接所述第二n输入与非门的输出信号和读写控制信号；第二pmos管，源极和漏极短接并接入所述第一pmos管的漏极，并在此输出字线译码电路的调节信号，所述或非门的输出信号经过一级反相器后输入第二pmos管的栅极。2.如权利要求1所述的调节电路，其特征在于，所述第一n输入与非门的输出信号经过第一反相器和第二反相器后输入第一pmos管的栅极，所述第一n输入与非门的输出信号输入所述第一反相器的输出端，所述第一反相器的输出信号输入所述第二反相器的输入端，所述第二反相器的输出信号输入所述第一pmos管的栅极。3.如权利要求1所述的调节电路，其特征在于，所述或非门的输出信号经过第三反相器后输入第二pmos管的栅极，所述或非门的输出信号输入所述第三反相器的输入端，所述第三反相器的输出信号输出第二pmos管的栅极。4.如权利要求1所述的调节电路，其特征在于，所述第一n输入与非门和第二n输入与非门均包括n个输入端，每个所述输入端均接入一个行译码信号。5.如权利要求4所述的调节电路，其特征在于，每个所述输入端接入的行译码信号不同。6.如权利要求1所述的调节电路，其特征在于，所述读写控制信号为低电平时，所有所述行译码信号的初始值均为高电平，所述第一pmos管的栅极为低电平，所述第一pmos管的栅极导通，所述电源电压通过所述第一pmos管的栅极对所述第二pmos管充电。7.如权利要求1所述的调节电路，其特征在于，所述读写控制信号为高电平时，所述行译码信号的初始值均为高电平，所述第一pmos管的栅极为低电平，所述第一pmos管导通，所述电源电压通过所述第一pmos管对所述第二pmos管进行充电，使所述字线译码电路的调节信号达到电源电压。8.一种sram字线电压产生电路，其特征在于，包括：sram存储单元，用于产生字线电压；字线选择电路，与权利要求1~7任一项所述的调节电路产生的字线译码电路的调节信号一起控制所述字线电压的电压。9.如权利要求8所述的sram字线电压产生电路，其特征在于，所述sram存储单元为6t sram存储器。10.如权利要求9所述的sram字线电压产生电路，其特征在于，6t sram存储器包括两个pmos管和四个nmos管。

技术总结

本发明提供了一种SRAM字线电压的调节电路，包括：第一n输入与非门，输入端接收字线译码电路的行译码信号；第一PMOS管，源极接入电源电压，第一n输入与非门的输出信号经过两级反相器后输入第一PMOS管的栅极；第二n输入与非门，输入端接收行译码信号；或非门，输入端接第二n输入与非门的输出信号和读写控制信号；第二PMOS管，源极和漏极短接并接入第一PMOS管的漏极，并在此输出字线译码电路的调节信号，或非门的输出信号经过一级反相器后输入第二PMOS管的栅极。本发明不需要外接控制信号就可以控制SRAM字线电压，减少电路的控制难度，同时，使用第二PMOS管进行充电，可以省去电容，从而减少占用面积。而减少占用面积。而减少占用面积。