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一种FPGA芯片内各模块之间的布线拥塞优化方法[发明专利]

专利名称：一种FPGA芯片内各模块之间的布线拥塞优化方法专利类型：发明专利

发明人：陈永，邬刚

申请号：CN202011629008.6

申请日：20201230

公开号：CN112651208A

公开日：

20210413

专利内容由知识产权出版社提供

摘要：本发明公开了一种FPGA芯片内各模块之间的布线拥塞优化方法，包括步骤S1：通过EDA 综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果；步骤S2：对预布线结果进行数据分析，获取电路模块间布线是否存在拥塞问题，并统计存在布线拥塞的模块；步骤S3：在存在布线拥塞的电路模块间插入布线优化模块，然后重新进行综合布局布线，通过此方法的实施，解决了FPGA芯片内布线拥塞问题。

申请人：杭州加速科技有限公司

地址：311121 浙江省杭州市市余杭区余杭街道文一西路1818-1号1幢103M室

国籍：CN

代理机构：深圳智趣知识产权代理事务所(普通合伙)

代理人：王策

本文发布于:2024-09-22 04:32:00，感谢您对本站的认可！

本文链接：https://www.17tex.com/tex/4/445869.html

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