微机电系统和制造方法与流程

1.本技术的实施例涉及微机电系统和制造方法。

背景技术：

2.最近已经开发了微机电系统(mems)器件。mems器件包括使用半导体技术制造以形成机械和电的部件的器件。在压力传感器、麦克风、致动器、镜子、加热器和/或打印机喷嘴中实施mems器件。尽管现有的器件和用于形成mems器件的方法通常已经足以满足它们的预期目的，它们在所有方面并不是完全令人满意的。

技术实现要素：

3.本技术的实施例提供一种微机电系统(mems)，包括：电路衬底，包括电子电路；支撑衬底，具有凹槽的；接合层，设置在所述电路衬底和所述支撑衬底之间；贯穿孔，穿过所述电路衬底至所述凹槽；第一导电层，设置在所述电路衬底的前侧上；以及第二导电层，设置在所述凹槽的内壁上，其中，所述第一导电层延伸至所述贯穿孔中，并且所述第二导电层延伸至所述贯穿孔中并且耦合至所述第一导电层。
4.本技术的实施例提供一种微机电系统(mems)，包括：电路衬底，包括电子电路；钝化层，设置在所述电路衬底上方；支撑衬底，具有凹槽；贯穿孔，穿过所述电路衬底至所述凹槽；以及导电层，覆盖所述钝化层、所述贯穿孔的内侧壁、所述凹槽的内壁以及所述微机电系统的侧面的至少部分。
5.本技术的实施例还提供一种制造微机电系统(mems)的方法，包括：在第一衬底的前侧上形成电子电路；形成贯穿所述第一衬底的孔；在所述第一衬底的所述前侧上方和所述孔的内侧壁的至少部分上形成第一导电层；用填充材料填充所述孔；减薄所述第一衬底的背侧；将所述第二衬底通过接合层接合至所述第一衬底的所述背侧，所述接合层插入在所述第二衬底和所述第一衬底之间；在所述第二衬底中形成凹槽，从而暴露所述第一衬底的底部；通过去除所述填充材料形成贯穿孔；以及在所述凹槽的内壁上和所述贯穿孔的内侧壁的未由所述第一导电层覆盖的至少部分上形成第二导电层。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。要强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a、图1b、图1c、图1d、图1e、图1f、图1g、图1h、图1i 和图1j示出了根据本发明的实施例的用于mems器件的按次序的制造操作的各个阶段的示意性截面图。
8.图1k、图1l、图1m、图1n、图1o和图1p示出了根据本发明的另一实施例的用于mems器件的按次序的制造操作的各个阶段的示意性截面图。
9.图2a、图2b、图2c和图2d示出了根据本发明的实施例的mems 器件的示意性截面
图。
10.图3a、图3b、图3c和图3d示出了根据本发明的实施例的用于mems 器件的按次序的制造操作的各个阶段的示意性截面图。
11.图4a和图4b示出了根据本发明的实施例的mems器件的示意性截面图。
12.图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23和图24a 示出了示意性截面图，并且图24b示出了根据本发明实施例的用于mems 器件的按次序的制造操作的各个阶段的平面图。
具体实施方式
13.应当理解，以下公开提供了用于实现本发明的不同部件的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望性能。另外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。
14.此外，为了便于描述，在此可以使用诸如“在
…
下面”、“在
…
之下”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包括”或“由...组成”。在本发明中，a、b和c 中的至少一个表示“a”、“b”、“c”、“a和b”、“a和c”、“b和c”或“a、b 和c”，除非另有说明，否则并不表示从a的一个、从b的一个和从c的一个。相对于一个实施例描述的材料、配置、尺寸和工艺可以施加至其他实施例，并且可以省略其详细描述。
15.根据本发明的mems器件可以是半导体器件、加速计、陀螺仪、压力传感器、麦克风、rf谐振器、rf开关或超声换能器中的任何一个。
16.图1a、图1b、图1c、图1d、图1e、图1f、图1g、图1h、图1i和图 1j示出了根据本发明的实施例的用于mems器件的制造操作的各个阶段的示意性截面图。应该理解，可以在图1a至图1j所示的工艺之前，期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作，用于方法的额外的实施例。操作/工艺的顺序可以互换。
17.如图1a所示，在电路衬底20的嵌段表面区域中形成电子电路25。电子电路25包括晶体管，晶体管包括诸如互补金属氧化物半导体(cmos)器件的半导体场效应晶体管。在一些实施例中，电路衬底20由晶体硅或任何其他合适的半导体材料制成。
18.在形成电子电路25之后，在电路衬底20的前端表面上方形成一个或多个钝化膜28。在一些实施例中，一个或多个钝化膜28包括氧化硅、氮化硅或有机膜。然后，如图1b所示，使用掩模图案29在电路衬底20中形成一个或多个孔60(例如，硅贯通孔(tsv))。在一些实施例中，形成孔60从而使得没有金属图案暴露在孔内。
19.然后，如图1c所示，在电路衬底20的前侧上方形成第一导电层50。在一些实施例中，在钝化膜28上形成第一导电层50。在一些实施例中，如图1c 所示，第一导电层50还形成
在每个孔60的内壁的至少部分上。在一些实施例中，第一导电层50包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，第一导电层50是形成在ti层上的金(au)层。在其他实施例中，第一导电层50由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第一导电层50具有a/b/c/d/e、a/b/c/d、a/b/c、 a/b或a(a/b是指b在a上)，其中，a、b、c、d和e的每个代表金属或金属材料。在其他实施例中，第一导电层50由两层、三层、四层或五层组成，其中，相邻层由彼此不同的材料制成。
20.在一些实施例中，通过化学气相沉积(cvd)、包括溅射的物理气相沉积(pvd)、原子层沉积(ald)、镀或任何其他合适的膜沉积方法来形成第一导电层50。在某些实施例中，使用溅射方法。在一些实施例中，第一导电层50的每个金属层或金属制层的厚度在约2nm至约100nm的范围内。
21.在一些实施例中，第一导电层50共形地形成在孔60内部，从而使得孔 60的内侧壁和底部由第一导电层50完全覆盖。在其它实施例中，孔60的底部和内侧壁仅由第一导电层50部分地覆盖，并且电路衬底(si衬底)的部分暴露在孔60中。特别地，在一些实施例中，孔60的内侧壁的下部未由第一导电层50覆盖。
22.在一些实施例中，如图1d所示，形成填充层140以填充孔60。在一些实施例中，填充层140包括氧化硅、氮化硅或任何其他合适的绝缘材料。在某些实施例中，使用氧化硅。在一些实施例中，在第一导电层50上方形成填充材料的毯式层，然后执行诸如化学机械抛光工艺或回蚀刻工艺的平坦化操作，以仅在孔60内部留下填充材料，如图1d所示。在其他实施例中，不形成填充材料。
23.然后，如图1e所示，通过研磨或抛光工艺减薄电路衬底20的背侧。在一些实施例中，减薄的电路衬底20的剩余厚度在约100μm至约500μm的范围内。
24.接下来，如图1f所示，经由接合层40将减薄的电路衬底20接合至支撑衬底30。在一些实施例中，如图1c所示，接合层40是通过例如热氧化工艺或化学气相沉积(cvd)工艺形成在支撑衬底30的表面上的氧化硅。在其他实施例中，接合层40通过例如cvd工艺形成在电路衬底20的背侧上。在一些实施例中，接合层40的厚度在约500nm至约5μm的范围内，并且在其他实施例中，在约1μm至约2μm的范围内。
25.然后，如图1g所示，通过使用一个或多个光刻和蚀刻操作凹进支撑衬底 30的背侧。在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，湿蚀刻利用四甲基氢氧化铵(tmah)或koh溶液。在一些实施例中，接合层40用作用于形成如图1g所示的凹槽35的蚀刻停止层。
26.随后通过合适的蚀刻操作去除接合层40。然后，蚀刻电路衬底25的背侧以暴露填充在孔60中的填充材料140，并且去除填充材料140，从而形成贯穿孔65，如图1h所示。
27.在一些实施例中，多个mems器件形成在一个晶圆上，并且通过锯切(切割操作)将晶圆切割成单个mems器件(芯片)，如图1i中的箭头所示。在一些实施例中，在用于形成凹槽35的凹槽蚀刻之前执行切割操作。
28.在切割操作之后，如图1j所示，在凹槽内部、支撑衬底30的底部和芯片的侧面形成第二导电层55。在一些实施例中，第二导电层55包括au、ti、 cu、ag和ni或其合金的一层或多层。在一些实施例中，第二导电层55是形成在ti层上的金(au)层。在其他实施例中，第二导电层55由彼此不同的材料制成的一层，两层，三层，四层或五层组成。例如，第二导电层55
具有 a/b/c/d/e、a/b/c/d、a/b/c、a/b或a(a/b是指b在a上)的层状结构，其中a、b、c、d和e的每个代表金属或金属材料。在其他实施例中，第二导电层55由两层、三层、四层或五层组成，其中，相邻层由彼此不同的材料制成。例如，第二导电层55具有a/b/a/b、a/b/b/a、a/b或a/a的层状结构。在一些实施例中，第二导电层55的膜结构与第一导电层的膜结构相同，并且在其他实施例中，第二导电层55的膜结构与第一导电层的膜结构不同。在一些实施例中，第一导电层50的至少一个金属层与第二导电层55的金属层相同。
29.在一些实施例中，通过cvd、包括溅射的pvd、ald、镀或任何其他合适的膜沉积方法形成第二导电层55。在某些实施例中，使用溅射方法。在一些实施例中，第二导电层55的每个金属层或金属制层的厚度在从约2nm至约 100nm的范围内。
30.在一些实施例中，第二导电层55共形地形成在贯穿孔65内部，从而使得其上至少部分地形成有第一导电层50的贯穿孔65的内侧壁由第二导电层55 完全覆盖。在其他实施例中，贯穿孔65的内侧壁仅部分地由第二导电层55 覆盖，并且第一导电层50的部分暴露在贯穿孔65中。由于在切割操作之后形成第二导电层55，在芯片的侧面上形成第二导电层。
31.在其他实施例中，在关于图1e描述的背侧减薄操作中，如图1k所示，暴露孔60的底部，特别是填充材料140。在这种情况下，如图1l所示，接合层40与填充材料140接触。然后，类似于图1g，通过使用一个或多个光刻和蚀刻操作，凹进支撑衬底30的背侧，如图1m所示。在一些实施例中，接合层40用作用于形成凹槽35的蚀刻停止层，如图1g所示。此外，通过合适的的蚀刻工艺去除接合层40和填充材料140，如图1n所示。当填充材料140和接合层40由相同的材料(例如，氧化硅)制成时，在相同的处理步骤中去除填充材料140和接合层40两者。在一些实施例中，执行使用hf或缓冲hf 的湿蚀刻工艺以去除接合层40和填充材料140，从而形成贯穿孔65。然后，如图1o所示，执行切割操作，并且形成第二导电层55，如图1p所示。
32.图2a、图2b、图2c和图2d示出了根据前述的一个或多个实施例的制造mems器件的示意性截面图。可以省略关于图1a至图1p描述的材料、配置、尺寸和工艺的详细描述。
33.如图2a所示，mems器件10a包括其中形成有电子电路25的电路衬底 20以及具有凹槽35的支撑衬底30。在一些实施例中，绝缘层40(接合层) 设置在电路衬底20和支撑衬底30之间。在一些实施例中，绝缘层40是氧化硅层、氮化硅层或任何其他金属氧化物或氮化物层中的一个或多个。在一些实施例中，一个或多个贯穿孔65设置为穿过电路衬底20。在一些实施例中，在平面图中，以n
×
m矩阵重布置贯穿孔65，其中n和m是2或更大的且等于或小于例如128的整数。
34.在一些实施例中，电路衬底20的厚度在约100μm至约500μm的范围内。在一些实施例中，支撑衬底30的厚度在约300μm至约1500μm的范围内。在一些实施例中，绝缘层40的厚度在约500nm至约5μm的范围内，并且在其他实施例中，在约1μm至约2μm的范围内。在一些实施例中，mems器件的总厚度在约500μm至约2mm的范围内，并且在其他实施例中，在约600μm至约1200μm的范围内。
35.在一些实施例中，如图2a所示，第一导电层50形成在电路衬底20的前端表面上，并且第二导电层55形成在支撑衬底30的后端表面上。在一些实施例中，第一导电层50还形成在贯穿孔65的内壁和钝化膜28的至少部分上，并且第二导电层55还形成在贯穿孔65的内壁的至少部分上。
36.在一些实施例中，如图2a所示，绝缘层40与第二导电层55接触并且与电路衬底20接触。在其他实施例中，绝缘层40保留在空腔35的底部并且第二导电层55不与电路衬底20接触。
37.在一些实施例中，电路衬底20包括诸如由电子电路形成的信号处理电路和/或放大器电路的电子电路25。在一些实施例中，凹槽35在平面图中具有矩形(例如，正方形)形状。在一些实施例中，电路衬底20和支撑衬底30中的至少一个由晶体硅制成。
38.图2b至图2d是图2a的区域a1的放大图。在一些实施例中，贯穿孔65 的内侧壁由第一导电层50和第二导电层55完全覆盖。在一些实施例中，当使用溅射方法形成第一导电层和第二导电层时，取决于纵横比t1/t3，导电层在贯穿孔65的内侧壁上不均匀地形成。t1是从钝化膜28的上表面至电路衬底 20的底部的贯穿孔65的深度，并且t3是贯穿孔65的直径。在一些实施例中，第一和/或第二导电层具有锥形形状。在其他实施例中，第一和/或第二导电层的厚度在贯穿孔65内部是基本均匀的，如图2c和图2d所示。在图2c中，第一导电层50部分覆盖贯穿孔65的内侧壁，在图2d中，第一导电层50完全覆盖贯穿孔65的内侧壁。由于从电路衬底20的背侧形成了第二导电层55，即使第一导电层50没有完全覆盖贯穿孔65的内侧壁，贯穿孔65的内侧壁由导电材料完全覆盖。由于第一导电层和第二导电层彼此耦合并且完全覆盖通孔的内侧壁，它可以改善mems器件的散热。
39.在一些实施例中，位于内侧壁上方的包括第一导电层50的厚度的第一导电层50的覆盖量d1等于或大于位于内侧壁上方的包括第二导电层55的厚度的第二导电层55的覆盖量d2。在一些实施例中，d1和d3大于t3的约50％。在一些实施例中，第二导电层55与第一导电层50重叠，并且重叠量d3是深度t1的约10％至90％。在一些实施例中，贯穿孔65的内侧壁上的导电层的总厚度是不均匀的。在一些实施例中，在重叠区域处的贯穿孔65的内侧壁上的导电层的厚度大于第一导电层50和第二导电层55的每个单层的厚度。
40.在一些实施例中，凹槽35的底部处的角度θ1是大于0度至小于180度，并且是大于60度至等于或小于90度。
41.在一些实施例中，第二导电层55覆盖mems器件10a的外部侧面的部分，同时没有第一导电层50设置在该外部侧面上，如图2b所示。在一些实施例中，从第二导电层55的底部到顶部的距离d4等于或小于从第一导电层 50的顶部到第二导电层55的底部的mems器件10a的总厚度t2。在一些实施例中，从绝缘层40和电路衬底20之间的界面到第二导电层55的顶端的距离d5大于零。换句话说，第二导电层55完全覆盖绝缘层40的侧面。在一些实施例中，外部侧面上的第二导电层55不与形成在钝化层28上的第一导电层 50接触。在其他实施例中，外部侧面上的第二导电层55与形成在钝化层28 上的第一导电层50接触。通过第二导电层55在mems器件10a的外部侧面上的覆盖改善散热。
42.在一些实施例中，可以通过如下所示的操作来制造mems器件。在电路衬底上方形成电子电路之后，形成一个或多个平面电极，并且形成一层或多层钝化层。电极电连接至形成在电路衬底中的电子电路。在一些实施例中，电路衬底包括晶体硅衬底。在一些实施例中，在位于一层或多层钝化层中的电极上方形成一个或多个开口。在一些实施例中，电极由cu、al、au、ni、ag或其他合适的导电材料的一层或多层的制成。钝化层包括氮化硅、sion、氧化硅、氮化铝或有机材料。
43.然后，在除了电极之外的区域中形成用于硅贯通孔(tsv)的一个或多个孔。通过一
个或多个光刻和蚀刻操作形成tsv孔。在一些实施例中，在平面图中，tsv孔布置在n
×
m矩阵中，其中n和m是2或更大的并且等于或小于例如128的整数。在一些实施例中，从钝化层的顶部开始，tsv的深度在约 20μm至约100μm的范围内。在一些实施例中，确定深度，从而使得在随后执行电路衬底的背侧的减薄工艺之后，暴露tsv孔的底部。在一些实施例中， tsv孔在平面图中的形状是圆形或矩形(例如，正方形)。在一些实施例中， tsv孔是具有比底部更大的开口的锥形。在一些实施例中，在开口处的tsv 孔的直径(或侧面的长度)在约100nm至约10,000nm的范围内。
44.然后，在电极、钝化层上方和tsv孔内部形成第一导电层。然后，形成填充层以填充tsv孔。第一导电层具有与图1a至图1d所示的第一导电层50 相同或相似的功能。在一些实施例中，第一导电层包括au，ti，cu，ag和 ni的一层或多层。在某些实施例中，将形成在ti层上方的金层用作第一导电层。在一些实施例中，ti层的厚度在约50nm至约200nm的范围内，并且在其他实施例中，在约80nm至约120nm的范围内。在一些实施例中，金(au) 层的厚度在约10nm至约400nm的范围内，并且在其他实施例中，在约150nm 至约250nm的范围内。在一些实施例中，填充层包括氧化硅或任何其他合适的绝缘材料。在一些实施例中，在第一导电层上方形成填充材料的毯式层，然后执行诸如化学机械抛光工艺或回蚀刻工艺的平坦化操作，以仅在tsv孔内部留下填充材料。在其他实施例中，填充材料还保留在电极上方的凹陷部分上。
45.接下来，图案化导电层，以在靠近tsv孔的钝化层上方形成一个或多个开口，以部分地暴露钝化层。然后，形成绝缘层并图案化绝缘层以形成岛状绝缘图案以覆盖开口。在一些实施例中，绝缘图案包括氮化硅。
46.此外，在其上形成有导电层和图案的电路衬底的前端表面上方形成第一载体接合层，并且然后附接第一载体衬底。在一些实施例中，第一载体衬底是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第一载体接合层包括有机材料、氧化硅或任何其他合适的材料。
47.然后，通过研磨或抛光(例如，cmp)操作来减薄电路衬底的背侧。在一些实施例中，在减薄之后，电路衬底的剩余厚度在约20μm至约100μm的范围内，并且在其他实施例中，剩余厚度在约40μm至约60μm的范围内。暴露填充在tsv孔中的填充材料层的底部。在其他实施例中，在减薄操作之后，将第一载体衬底附接至电路衬底的前端表面。
48.此外，在电路衬底的减薄的背面上形成接合层。接合层具有与图1a至图 2d所示的接合层40相同或相似的功能。在一些实施例中，接合层包括通过例如cvd工艺形成的氧化硅。
49.然后，准备支撑衬底，并通过接合层(氧化物熔融接合)将支撑衬底接合至电路衬底。在一些实施例中，支撑衬底由晶体硅制成。在氧化物熔融接合之后，去除第一载体衬底和第一载体接合层。当第一载体接合层由有机材料制成时，通过湿处理去除第一载体基底和第一载体接合层。将接合层连接至位于 tsv孔中填充材料层。在一些实施例中，接合层和填充材料层由相同的材料制成。
50.在其他实施例中，接合层形成在支撑衬底上或者在支撑衬底和电路衬底两者上。在一些实施例中，不具有接合层的支撑衬底的厚度在约200μm至约 1.8mm的范围内，并且在其他实施例中，在约500μm至约750μm的范围内。
51.接下来，形成第一硬掩模层，并且然后在电路衬底的前端表面上方形成第二硬掩模层。在一些实施例中，第一硬掩模层包括氧化硅，并且第二硬掩模层包括多晶硅或非晶硅。在一些实施例中，通过cvd工艺形成氧化硅硬掩模层，并且然后执行诸如cmp操作的平坦化操作。类似地，在一些实施例中，通过化学气相沉积(cvd)形成多晶硅硬掩模层，并且然后可选地执行cmp操作。在一些实施例中，多晶硅硬掩模层的厚度在约30μm至约70μm的范围内。
52.然后，通过使用一个或多个光刻和蚀刻操作，图案化第二硬掩模层和第一硬掩模层，以在电极上方形成一个或多个开口。在一些实施例中，开口的尺寸大于形成在电极上方的钝化层中开口的尺寸。此外，在一些实施例中，在开口中部分地暴露绝缘图案。
53.接下来，在开口中形成一层或多层导电层。在一些实施例中，导电层包括通过镀操作(电镀或化学镀)形成的金或金合金(例如，aucu和auni)。在一些实施例中，镀导电层的厚度在约20μm至约50μm的范围内。在一些实施例中，镀导电层的厚度(高度)小于第二硬掩模层的顶部。
54.此外，通过掩模图案覆盖位于一个或多个电极上方的镀层的部分。在一些实施例中，掩模图案包括光刻胶图案。然后，在导电镀层上方形成附加导电层。在一些实施例中，通过镀操作(电镀或化学镀覆)形成附加导电层。在一些实施例中，附加导电层由与镀导电层相同的材料制成，并且包括金或金合金(例如，aucu、auni)。在其他实施例中，附加导电层由与镀导电层不同的材料制成。然后，去除光刻胶图案。
55.在一些实施例中，附加导电层的厚度在约10μm至约30μm的范围内。在一些实施例中，镀导电层和附加导电层的总厚度(高度)小于第二硬掩模层的顶部。
56.然后，在电路衬底的前侧上方形成第二载体接合层，并且然后，将第二载体衬底经由第二载体接合层附接至电路衬底的前侧。在一些实施例中，第二载体衬底是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第二载体接合层包括有机材料、氧化硅或任何其他合适的材料。
57.然后，将整个衬底垂直翻转，并且然后图案化支撑衬底的背侧以形成凹槽。在一些实施例中，通过使用掩模图案的一个或多个光刻和蚀刻操作来形成凹槽。在一些实施例中，掩模图案由光刻胶制成。
58.在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，将接合层用作用于形成凹槽的蚀刻停止层。当使用等离子干蚀刻工艺形成凹槽时，等离子蚀刻基本上停止在接合层处，并且因此可以防止对形成在电路衬底中的电子电路的等离子损坏。
59.在一些实施例中，在凹槽蚀刻停止在接合层处之后，通过一个或多个干蚀刻或湿蚀刻操作进一步蚀刻接合层。在一些实施例中，接合层的蚀刻相对于电路衬底(例如，si)具有高选择性。例如，接合层的蚀刻速率是电路衬底的蚀刻速率的10倍或以上。在一些实施例中，当接合层由氧化硅制成时，执行使用hf或缓冲hf的湿蚀刻工艺以抑制对形成在电路衬底中的电子电路的损坏。当去除接合层时，当填充材料层由与接合层相同的材料(例如，氧化硅)制成时，也去除了tsv孔中的填充材料层。当填充材料层由与接合层不同的材料 (例如，氮化硅)制成时，执行诸如湿蚀刻操作的附加蚀刻操作，以去除填充材料层。
60.在从tsv孔中去除填充材料层之后，在凹槽内部形成第二导电层。
61.在一些实施例中，形成第二导电层以与形成在每个tsv孔的内壁上的第一导电层接触。在一些实施例中，第二导电层还形成在已经形成有第一导电层的tsv孔的内壁上。在一些实施例中，第二导电层由与第一导电层相同或不同的材料制成，并且包括au、ti、cu、ag和ni的一层或多层。在某些实施例中，将形成在ti层上方的金层用作第二导电层。在一些实施例中，ti层的厚度在约50nm至约200nm的范围内，并且在其他实施例中，在约80nm至约 120nm的范围内。在一些实施例中，金(au)层的厚度在约10nm至约400nm 的范围内，并且在其他实施例中，在约150nm至约250nm的范围内。
62.在一些实施例中，在si晶圆上形成多个mems器件，并且在划线处通过锯切(切割操作)将晶圆切割成单个mems器件(芯片)。在一些实施例中，切割操作没有完全切割支撑第二载体接合层。通过去除第二载体接合层并因此去除第二载体衬底，释放出单个mems器件。在一些实施例中，在形成第二导电层之前，执行切割操作，并且第二导电层还形成在mems器件的侧面处。
63.在一些实施例中，在去除第二载体衬底和第二载体接合层之后，将单个 mems器件附接至框架上。通过去除第二载体衬底和第二载体接合层，暴露 tsv孔。
64.在其他实施例中，使用绝缘体上硅(soi)晶圆。在这种情况下，省略了熔融接合工艺，并且soi晶圆的氧化物层在凹陷蚀刻中用作蚀刻停止层。图 3a、图3b、图3c和图3d示出根据本发明的实施例的用于mems器件的制造操作的各个阶段的示意性截面图。应当理解，可以在图3a至图3d所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加实施例，可以替代或消除以下描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图 2描述的材料、配置，尺寸和工艺可以施加至以下实施例，并且可以省略其详细描述。
65.如图3a所示，soi衬底包括器件层(半导体层)20’、氧化物层40’和块体层(半导体衬底)30’。
66.如图3a所示，在器件层20’的前端表面区域中形成cmos电路25。在器件层20
′
的前端表面上方形成一个或多个钝化膜28。在一些实施例中，一个或多个钝化膜28包括氧化硅、氮化硅或有机膜。在一些实施例中，用填充材料140填充的孔60形成为穿过器件层20’。此外，如图3a所示，在器件层的前侧上和在孔60中形成一层或多层第一导电层50。
67.然后，如图3b所示，通过使用一个或多个光刻和蚀刻操作凹进块体层30’的背侧。在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，湿蚀刻利用四甲基氢氧化铵(tmah)或koh溶液。
68.在一些实施例中，氧化物层40’用作用于形成如图3b所示的凹槽35的蚀刻停止层。
69.在凹槽蚀刻停止在氧化物层40’处之后，通过一个或多个干蚀刻或湿蚀刻操作进一步蚀刻氧化物层40’。在氧化层40’的蚀刻期间，还从孔60中去除填充材料层140，从而形成贯穿孔65，如图3c所示。
70.在一些实施例中，在块体层30’的背侧上形成一层或多层第二导电层55，如图3d所示。
71.图4a和图4b示出了根据本发明的实施例的mems器件的示意性截面图。关于图1a至图3d描述的材料、配置、尺寸和工艺可以施加至以下实施例，并且可以省略其详细描述。
72.在一些实施例中，如图4a所示，没有设置绝缘层(接合层)40，并且使用一个衬底22(例如，块状硅衬底)。
73.在一些实施例中，如图4b所示，第一导电层50和第二导电层55由相同的材料制成(例如，一层相同的金属或金属材料)，并且因此在贯穿孔65内部的重叠区域处，第一导电层50和第二导电层55之间不存在可以观察到的界面。
74.图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图 15、图16、图17、图18、图19、图20、图21、图22、图23和图24a示出示意性截面图，并且图24b示出了根据本发明的实施例的用于mems器件的按次序的制造操作的各个阶段的平面图。应当理解，可以在图5至图24b所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图4b描述的材料、配置、尺寸和工艺可以施加至以下实施例，并且可以省略其详细描述。
75.类似于图1a，在电路衬底1020的前端表面区域中形成一个或多个电子电路1025，如图5所示。电子电路1025包括晶体管，晶体管包括诸如互补金属氧化物半导体(cmos)器件的半导体场效应晶体管。在一些实施例中，电路衬底1020由晶体硅或任何其他合适的半导体材料制成。
76.如图5所示，在形成电子电路1025之后，在电路衬底1020的前端表面上方形成一个或多个钝化膜1028。在一些实施例中，一个或多个钝化膜1028包括氧化硅、氮化硅或有机膜。然后，类似于图1b，在电路衬底1020中形成一个或多个孔1060(例如，tsv)，如图6所示。在一些实施例中，形成孔1060 从而使得没有金属图案暴露在孔内。在一些实施例中，孔1060包括用于tsv 电极的一个或多个第一孔1061和用于散热贯穿孔的一个或多个第二孔1062。
77.然后，类似于图1c，在电路衬底1020的前侧上方形成第一导电层1050，如图7所示。在一些实施例中，第一导电层1050形成在钝化膜1028上。在一些实施例中，第一导电层1050还形成在每个孔1060的内壁的至少部分上，如图7所示。在一些实施例中，第一导电层1050包括au、ti、cu、ag和ni 或其合金中的一层或多层。在一些实施例中，第一导电层1050是形成在ti层上的金(au)层。在其他实施例中，第一导电层1050由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第一导电层 50具有a/b/c/d/e、a/b/c/d、a/b/c、a/b或a(a/b是指b在a上)的层状结构，其中a，b，c，d和e的每个代表金属或金属材料。在其他实施例中，第一导电层1050由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。在某些实施例中，第一导电层是ti/au/ti的三层结构。
78.在一些实施例中，第一导电层1050通过cvd、pvd、ald、镀或任何其他合适的膜沉积方法形成。在某些实施例中，使用溅射方法。在一些实施例中，第一导电层1050的每个金属层或金属制层的厚度在约2nm至约100nm的范围内。
79.在一些实施例中，第一导电层1050共形地形成在孔1060内部，从而使得孔1060的内侧壁和底部由第一导电层1050完全覆盖。在其他实施例中，孔 1060的内侧壁和底部仅由第一导电层1050部分覆盖，并且电路衬底(si衬底) 的部分暴露在孔1060中。特别地，在一些实施例中，孔1060的内侧壁的下部未由第一导电层1050覆盖。在一些实施例中，第一导电层1050在后续工艺中用作用于电镀的晶种层。
80.在一些实施例中，如图8所示，在电路衬底1020的前侧上方形成第一掩模层1110，第一硬掩模层1110具有位于第一孔1061上方一个或多个开口1101。在一些实施例中，第一掩模层1110是光刻胶层。
81.然后，如图9所示，形成第三导电层1200以填充第一孔1061。在一些实施例中，第三导电层1200包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，第三导电层1200是铜(cu)或cu合金层。在其他实施例中，第三导电层1200由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第三导电层1200具有a/b/c/d/e、a/b/c/d、 a/b/c、a/b或a(a/b是指b在a上)的层状结构，其中a，b，c，d和e 的每个代表金属或金属材料。在其他实施例中，第三导电层1200由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。在一些实施例中，通过使用第一导电层1050作为晶种层的电镀来形成第三导电层1200。在一些实施例中，如图9所示，第三导电层1200的顶部位于钝化层1028的上表面之上。在一些实施例中，第三导电层1200用作tsv电极。在形成第三导电层 1200之后，去除第一掩模层1100。
82.接下来，如图10所示，在电路衬底1020的前侧上方形成具有一个或多个开口1104的第二掩模层1120。在一些实施例中，第二掩模层1120是光刻胶层。
83.然后，如图10所示，形成第四导电层1210以填充第一孔1061。在一些实施例中，第四导电层1210包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，第四导电层1210是铜(cu)或cu合金层。在其他实施例中，第四导电层1210由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第四导电层1210具有a/b/c/d/e、 a/b/c/d、a/b/c、a/b或a(a/b是指b在a上)的层状结构，其中a，b， c，d和e的每个代表金属或金属材料。在其他实施例中，第四导电层1210 由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。在一些实施例中，通过使用第一导电层1050作为晶种层的电镀来形成第四导电层1210。在一些实施例中，如图10所示，第四导电层1210电连接至电子电路 1025。在一些实施例中，第四导电层1210用作凸块下金属(umb)层。在形成第四导电层1210之后，去除第二掩模层1120。
84.接下来，如图11所示，在电路衬底1020的前侧上方形成具有一个或多个开口1106的第三掩模层1130。在一些实施例中，第三掩模层1130是光刻胶层。如图11所示，第三掩模层1130覆盖第三导电层和第四导电层以及第二孔，并且通过一个或多个干蚀刻和/或湿蚀刻操作去除第一导电层、第三导电层和/ 或第四导电层的不必要的部分。通过该蚀刻操作，导电层彼此适当地隔离。在蚀刻操作之后，去除第三掩模层1130，如图12所示。
85.在一些实施例中，如图13所示，在电路衬底1020的前侧上方形成第一接合层1042，并且将伪衬底1032经由第一接合层1042接合至电路衬底1020。在一些实施例中，第一接合层1042是通过例如cvd、pvd或ald工艺形成的氧化硅。在一些实施例中，伪衬底1032是硅衬底、玻璃衬底或陶瓷衬底。在一些实施例中，在附接伪衬底1032之后，通过适当的蚀刻和/或研磨工艺来减薄伪衬底1032。
86.此外，如图14所示，将电路衬底20经由第二接合层1040接合至支撑衬底1030。在一些实施例中，第二接合层1040是通过例如热氧化工艺或cvd 工艺形成在支撑衬底的表面上的氧化硅。在其他实施例中，第二接合层1040 通过例如cvd工艺形成在电路衬底1020的背侧上。在一些实施例中，第二接合层1040的厚度在约500nm至约5μm的范围内，并且在其他实施例中，在约1μm至约2μm的范围内。
87.在一些实施例中，在附接支撑衬底1030之前，类似于图1e，通过研磨或抛光工艺来减薄电路衬底1020的背侧。在一些实施例中，减薄的电路衬底1020 的剩余厚度在约100μm
至约500μm的范围内。在一些实施例中，将支撑衬底 1030附接至电路衬底1020的背侧，并且然后将伪衬底1032附接至电路衬底 1020的前侧。
88.然后，通过使用一个或多个光刻和蚀刻操作凹进支撑衬底30的背侧以形成凹槽1035，如图15所示。在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，湿蚀刻利用四甲基氢氧化铵(tmah)或koh 溶液。
89.在一些实施例中，类似于图1g，第二接合层1040用作用于形成凹槽1035 的蚀刻停止层。随后通过合适的蚀刻操作去除第二接合层1040。然后，蚀刻电路衬底1020的背侧以暴露第一和/或第三导电层和第一接合层1042，如图 15所示。在一些实施例中，电路衬底1020的蚀刻停止在第一导电层1050处，并且然后进一步蚀刻暴露的第一导电层1050以暴露第三导电层1200和第一接合层1042。
90.此外，在一些实施例中，如图16所示，通过一个或多个干和/或湿蚀刻操作向上凹进暴露的第一接合层1042。在一些实施例中，凹进量d12与图2b 中所示的覆盖量d2相同。
91.在一些实施例中，类似于图1i，在一个晶圆上形成多个mems器件，并且通过锯切(切割操作)将晶圆切割成单个的mems器件(芯片)。在一些实施例中，在用于形成凹槽1035的凹槽蚀刻之前执行切割操作。
92.切割操作之后，如图17所示，在凹槽1035的内部、支撑衬底1030的底部、芯片的侧面以及第一孔1061内部形成第二导电层1055。在一些实施例中，第二导电层1055包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，第二导电层1055是形成在ti层上的金(au)层。在其他实施例中，第二导电层1055由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，第二导电层1055具有a/b/c/d/e、a/b/c/d、a/b/c、a/b或a(a/b 是指b在a上)的层状结构，其中a、b、c、d和e的每个代表金属或金属材料。在其他实施例中，第二导电层1055由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。例如，第二导电层1055具有a/b/a/b、 a/b/b/a、a/b或a/a的层状结构。在一些实施例中，第二导电层1055的膜结构与第一导电层1050的膜结构相同，并且在其他实施例中，第二导电层1055 的膜结构与第一导电层1050的膜结构不同。在一些实施例中，第一导电层1050 的至少一个金属层与第二导电层1055的至少一个金属层相同。
93.在一些实施例中，第二导电层1055通过cvd、包括溅射的pvd、ald、镀或任何其他合适的膜沉积方法形成。在某些实施例中，使用溅射方法。在一些实施例中，第二导电层1055的每个金属层或金属制层的厚度在约2nm至约100nm的范围内。在一些实施例中，第二导电层1055共形地形成在第一孔1061 内部，从而使得其上至少部分形成并暴露有第一导电层1050的第一孔1061 的内侧壁由第二导电层1055完全覆盖。在其他实施例中，暴露的第一孔1061 的内侧壁仅部分地由第二导电层1055覆盖，并且第一导电层1050的部分暴露在第一孔1061中。由于在切割操作之后形成第二导电层1055，在芯片的侧面上形成第二导电层1055。在一些实施例中，第二导电层1055在后续工艺用作用于电镀的晶种层。
94.接下来，如图18所示，在凹槽中的电路衬底1020的背侧上方形成第四掩模层1140，该第四掩模层1140具有位于填充有第三导电层1200的第二孔1062 上方的一个或多个开口1107。在一些实施例中，第四掩模层1140是光刻胶层。然后，如图18所示，在第二导电层1055上的开口1107的底部形成第五导电层1220。在一些实施例中，第五导电层1220包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，第五导电层1220是铜(cu)或cu 合金
层。在其他实施例中，第五导电层1220由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第五导电层1220具有a/b/c/d/e、a/b/c/d、a/b/c、a/b或a(a/b是指b在a上)的层状结构，其中其中a、b、c、d和e的每个代表金属或金属材料。在其他实施例中，第五导电层1220由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。在一些实施例中，第五导电层1220通过使用第二导电层1055 作为晶种层的电镀来形成。在形成第五导电层1220之后，去除第四掩模层 1140。
95.接下来，如图19所示，在电路衬底1020的背侧上方形成具有一个或多个开口1108的第五掩模层1150。在一些实施例中，第五掩模层1150是光刻胶层。如图19所示，第五掩模层1150覆盖第五导电层1220和第二孔，并且通过一个或多个干蚀刻操作和/或湿蚀刻操作去除第二和/或第五导电层的不必要的部分。通过该蚀刻操作，导电层彼此适当地隔离。在蚀刻操作之后，如图 20所示，去除第五掩模层1150。
96.此外，在一些实施例中，如图21所示，将一个或多个半导体集成电路(ic) 经由凹槽1035中的接合电极1230附接至tsv电极1200。在一些实施例中，半导体ic包括衬底、与控制电路一起在衬底上横向地设置或垂直地堆叠的一个或多个存储器芯片，并且在其他实施例中，半导体ic包括衬底，在衬底上横向地设置或垂直地堆叠的诸如驱动器电路，逻辑电路或任何其他电子电路的各个电路。在一些实施例中，将半导体ic完全地设置在凹槽1035中。在一些实施例中，封装ic，并且在其他实施例中，ic是没有树脂模制的裸芯片。
97.然后，如图22所示，去除伪衬底1032和第一接合层1042。此外，在一些实施例中，如图23所示，一个或多个半导体集成电路(ic)经由位于电路衬底1020的前侧处的接合电极1240附接至tsv电极1200。在一些实施例中，半导体ic包括衬底，在衬底上横向地设置或垂直地堆叠一个或多个处理器(例如，中央处理器单元，微处理器单元，图形处理器单元(gpu)等)，并且在其他实施例中，半导体ic包括衬底，在衬底上横向地设置或垂直地堆叠诸如驱动器电路(例如，电源管理ic(pmic)，逻辑电路或任何其他电子电路的各个电路。在一些实施例中，封装ic，并且在其他实施例中，ic是没有树脂模制的裸芯片。
98.此外，在一些实施例中，如图24a所示，一个或多个热沉(heat sink)1300 设置在电路衬底1020的前侧。在一些实施例中，热沉1030直接与半导体ic 接触或经由传热材料和/或接合材料的一层或多层与半导体ic接触。在一些实施例中，热沉1300经由凸块电极1250连接至第三导电层(ubm层)1210，如图24a所示。
99.图24b是未示出图24a所示的mems器件的一些层/元件的平面图(顶视图)。如图24b所示，内部由第一导电层和第二导电层覆盖的散热孔1061 (第一孔)围绕半导体ic(ic-1和ic-2，电路衬底1020的前侧或背侧上方的 ic的一个或两个)。
100.在一些实施例中，图24a的区域a2处的第一导电层1050，第二导电层 1055的结构和配置与图2b、图2c和图2d所示的第一导电层50和第二导电层55的结构和配置相同，并且将如上所述的详细描述并入在此。
101.在其他实施例中，关于图1k至图1p解释的操作也施加至图5至图24b 的实施例。
102.在本发明的实施例中，在mems器件中，由于第一导电层和第二导电层彼此耦合并且部分或完全覆盖贯穿孔的内侧壁，改善散热是可能的。在一些实施例中，由于散热孔的内壁由一层或多层导电层连续且完全覆盖，可以改善 mems器件的散热效率。
103.如上所述，本文描述的各个实施例或实例提供了优于现有技术的若干优势。将理
解的是，并非所有优势在此必须讨论，对于所有实施例或实例不需要特定的优势，并且其他实施例或实例可以提供不同的优势。
104.根据本发明的一个方面，微机电系统(mems)包括：包含电子电路的电路衬底，具有凹槽的支撑衬底，设置在电路衬底和支撑衬底之间的接合层，穿过电路衬底至凹槽的贯穿孔，设置在电路衬底的前侧上的第一导电层，以及设置在凹槽的内壁上的第二导电层。第一导电层延伸至贯穿孔中，并且第二导电层延伸至贯穿孔中并耦合至第一导电层。在前述和以下的一个或多个实施例中，接合层包括氧化硅。在前述和以下的一个或多个实施例中，在凹槽中，没有设置接合层，并且电路衬底的底部与第二导电层接触。在前述和以下的一个或多个实施例中，在贯穿孔中，第二导电层与第一导电层重叠。在前述和以下的一个或多个实施例中，第二导电层连续地覆盖支撑衬底的底部并且至少部分地覆盖mems的外侧表面。在前述和以下的一个或多个实施例中，第二导电层完全覆盖接合层的侧面。在前述和以下的一个或多个实施例中，第一导电层和第二导电层的每个包括au、ti、ni、ag和cu或其合金的一层或多层。在前述和以下的一个或多个实施例中，第一导电层的一层或多层的配置与第二导电层的一层或多层不同。在前述和以下的一个或多个实施例中，第一导电层的一层或多层的配置与第二导电层的一层多层相同。
105.根据本发明的另一方面，mems包括：包含电子电路的电路衬底，设置在电路衬底上方的钝化层，具有凹槽的支撑衬底，穿过电路衬底至凹槽的贯穿孔，以及覆盖钝化层、贯穿孔的内侧壁、凹槽的内壁以及mems的侧面的至少部分的导电层。在前述和以下的一个或多个实施例中，mems的侧面的部分未由导电层覆盖。在前述和以下的一个或多个实施例中，导电层包括au、 ti、ni、ag和cu的一层或多层。在前述和以下的一个或多个实施例中，整个导电层由一种材料制成。在前述和以下的一个或多个实施例中，贯穿孔的内侧壁上的导电层的厚度不均匀。在前述和以下的一个或多个实施例中，mems 还包括设置在电路衬底和支撑衬底之间的绝缘层。在前述和以下的一个或多个实施例中，电路衬底和支撑衬底是单个衬底的部分。
106.根据本发明的另一方面，在制造mems的方法中，在第一衬底的前侧上方形成电子电路，形成贯穿第一衬底的孔，在第一衬底的前侧上方和孔的内侧壁的至少部分上形成第一导电层，用填充材料填充孔，减薄第一衬底的背侧，将第二衬底用插入在之间的接合层接合至第一衬底的背侧，在第二衬底中形成凹槽，从而暴露第一衬底的底部，通过去除填充材料形成贯穿孔，以及在凹槽的内壁上和贯穿孔的内侧壁的未由第一导电层覆盖的至少部分上形成第二导电层。在前述和以下的一个或多个实施例中，在形成第二导电层之前，执行切割工艺以切割出mems。在前述和以下的一个或多个实施例中，第二导电层还形成在mems的切割侧面上。在前述和以下的一个或多个实施例中，第一导电层和第二导电层中的至少一个是通过溅射工艺制成的。
107.根据本发明的另一方面，半导体器件包括：包含电子电路的电路衬底，具有凹槽的支撑衬底，设置在电路衬底和支撑衬底之间的接合层，穿过电路衬底至凹槽的贯穿孔，贯通孔由导电材料制成并穿过电路衬底，第一导电层设置在电路衬底的前侧上，第二导电层设置在凹槽的内壁上，第一半导体集成电路 (ic)设置在电路衬底的前侧上并耦合至至少一个贯通孔，并且第二半导体ic 设置在凹槽内的电路衬底的背侧上并且耦合至至少一个贯通孔。在前述和以下的一个或多个实施例中，第一导电层延伸至贯穿孔中，并且第二导电层
延伸至贯穿孔中并耦合至第一导电层。在前述和以下的一个或多个实施例中，接合层包括氧化硅，并且在凹槽中，未设置接合层，并且电路衬底的底部与第二导电层接触。在前述和以下的一个或多个实施例中，第二导电层在贯穿孔中与第一导电层重叠。在前述和以下的一个或多个实施例中，第二导电层连续地覆盖支撑衬底的底部并且至少部分地覆盖半导体器件的外侧表面。在前述和以下的一个或多个实施例中，第二导电层完全覆盖接合层的侧面。在前述和以下的一个或多个实施例中，第一导电层和第二导电层的每个包括au、ti、ni、ag和 cu或其合金的一层或多层。在前述和以下的一个或多个实施例中，第一导电层的一层或多层的配置与第二导电层的一层或多层不同。在前述和以下的一个或多个实施例中，第一导电层的一层或多层的配置与第二导电层的一层多层相同。
108.根据本发明的另一方面，半导体器件包括：包含电子电路的电路衬底，设置在电路衬底上方的钝化层，具有凹槽的支撑衬底，穿过电路衬底至凹槽贯穿孔，贯通孔由导电材料制成并且穿过电路衬底，第一半导体集成电路(ic)设置在电路衬底的前侧上并且耦合至至少一个贯通孔，第二半导体ic设置在凹槽内的电路衬底的背侧上，并耦合至至少一个贯通孔，以及覆盖钝化层、贯穿孔的内侧壁、凹槽的内壁和半导体器件侧面的至少部分的导电层。在前述和以下的一个或多个实施例中，半导体器件的侧面的部分未由导电层覆盖。在前述和以下的一个或多个实施例中，导电层包括au、ti、ni、ag和cu的一层或多层。在前述和以下的一个或多个实施例中，整个导电层由一种材料制成。在前述和以下的一个或多个实施例中，贯穿孔的内侧壁上的导电层的厚度是不均匀的。在前述和以下的一个或多个实施例中，半导体器件还包括设置在电路衬底和支撑衬底之间的绝缘层。在前述和以下的一个或多个实施例中，在平面图中，贯穿孔围绕第一半导体ic。
109.根据本发明的另一方面，半导体器件包括：包含电子电路的电路衬底，设置在电路衬底上方的钝化层，具有凹槽的支撑衬底，穿过电路衬底至凹槽的贯穿孔，由导电材料制成并且穿过电路衬底的贯通孔，设置在电路衬底的前侧上并耦合至至少一个贯通孔的第一半导体集成电路(ic)，耦合至第一半导体ic 的散热器，以及覆盖钝化层、贯穿孔的内侧壁，凹部的内壁和半导体器件侧面的至少部分的导电层。在前述和以下的一个或多个实施例中，在不插入任何半导体ic时，散热器经由一层多层导电层耦合至电路衬底。在前述和以下的一个或多个实施例中，贯通孔的导电材料包括铜或铜合金的一层或多层。在前述和以下的一个或多个实施例中，贯穿孔从钝化层的上表面突出。
110.根据本发明的另一方面，在制造半导体器件的方法中，在第一衬底的前侧上形成电子电路，形成贯穿第一衬底的第一孔和第二孔，在第一衬底的前侧上方以及在第一孔和第二孔的内侧壁的至少部分上形成导电层，在覆盖第一孔的同时，通过用导电材料填充第二孔形成贯通孔，将第二衬底用插入其间的第一接合层接合至第一衬底的前侧，将第三衬底用插入其间的第二接合层接合至第一衬底的背侧，在第三衬底中形成凹槽，从而暴露第一衬底的部分，在第一孔中凹进第一接合材料，并且在凹槽的内壁上和第一孔的内侧壁的至少部分上形成第二导电层。在前述和以下的一个或多个实施例中，在凹槽内的贯通孔的底部上形成底部电极，并且将一个或多个半导体集成电路(ic)附接至底部电极。在前述和以下的一个或多个实施例中，在第一衬底的前侧处的贯通孔的顶部上形成上部电极，一个或多个第一半导体集成电路(ic)附接至上部电极。在前述和以下的一个或多个实施例中，将散热器附接至一个或多个第一半导体ic 和第一衬底。
111.本技术的实施例提供一种微机电系统(mems)，包括：电路衬底，包括电子电路；支撑衬底，具有凹槽的；接合层，设置在所述电路衬底和所述支撑衬底之间；贯穿孔，穿过所述电路衬底至所述凹槽；第一导电层，设置在所述电路衬底的前侧上；以及第二导电层，设置在所述凹槽的内壁上，其中，所述第一导电层延伸至所述贯穿孔中，并且所述第二导电层延伸至所述贯穿孔中并且耦合至所述第一导电层。在一些实施例中，接合层包括氧化硅。在一些实施例中，在所述凹槽中，没有设置接合层，并且所述电路衬底的底部与所述第二导电层接触。在一些实施例中，在所述贯穿孔中，所述第二导电层与所述第一导电层重叠。在一些实施例中，第二导电层连续地覆盖所述支撑衬底的底部并且至少部分地覆盖所述微机电系统的外侧表面。在一些实施例中，第二导电层完全覆盖所述接合层的侧面。在一些实施例中，第一导电层和所述第二导电层的每个包括au、ti、ni、ag和cu或其合金的一层或多层。在一些实施例中，第一导电层的一层或多层的配置与所述第二导电层的一层或多层不同。在一些实施例中，第一导电层的一层或多层的配置与所述第二导电层的一层多层相同。
112.本技术的实施例提供一种微机电系统(mems)，包括：电路衬底，包括电子电路；钝化层，设置在所述电路衬底上方；支撑衬底，具有凹槽；贯穿孔，穿过所述电路衬底至所述凹槽；以及导电层，覆盖所述钝化层、所述贯穿孔的内侧壁、所述凹槽的内壁以及所述微机电系统的侧面的至少部分。在一些实施例中，微机电系统的所述侧面的部分未由所述导电层覆盖。在一些实施例中，导电层包括au、ti、ni、ag和cu的一层或多层。在一些实施例中，整个所述导电层由一种材料制成。在一些实施例中，贯穿孔的内侧壁上的所述导电层的厚度不均匀。在一些实施例中，还包括设置在所述电路衬底和所述支撑衬底之间的绝缘层。在一些实施例中，电路衬底和所述支撑衬底是单个衬底的部分。
113.本技术的实施例还提供一种制造微机电系统(mems)的方法，包括：在第一衬底的前侧上形成电子电路；形成贯穿所述第一衬底的孔；在所述第一衬底的所述前侧上方和所述孔的内侧壁的至少部分上形成第一导电层；用填充材料填充所述孔；减薄所述第一衬底的背侧；将所述第二衬底通过接合层接合至所述第一衬底的所述背侧，所述接合层插入在所述第二衬底和所述第一衬底之间；在所述第二衬底中形成凹槽，从而暴露所述第一衬底的底部；通过去除所述填充材料形成贯穿孔；以及在所述凹槽的内壁上和所述贯穿孔的内侧壁的未由所述第一导电层覆盖的至少部分上形成第二导电层。在一些实施例中，衬底具有形成在其上的多个微机电系统，并且还包括，在形成所述第二导电层之前，执行切割工艺以将所述多个微机电系统间隔开。在一些实施例中，第二导电层还形成在所述微机电系统的一个的侧面上。在一些实施例中，第一导电层和所述第二导电层的至少一个是通过溅射工艺制成的。
114.上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

技术特征：

1.一种微机电系统(mems)，包括：电路衬底，包括电子电路；支撑衬底，具有凹槽的；接合层，设置在所述电路衬底和所述支撑衬底之间；贯穿孔，穿过所述电路衬底至所述凹槽；第一导电层，设置在所述电路衬底的前侧上；以及第二导电层，设置在所述凹槽的内壁上，其中，所述第一导电层延伸至所述贯穿孔中，并且所述第二导电层延伸至所述贯穿孔中并且耦合至所述第一导电层。2.根据权利要求1所述的微机电系统，其中，所述接合层包括氧化硅。3.根据权利要求2所述的微机电系统，其中，在所述凹槽中，没有设置接合层，并且所述电路衬底的底部与所述第二导电层接触。4.根据权利要求1所述的微机电系统，其中，在所述贯穿孔中，所述第二导电层与所述第一导电层重叠。5.根据权利要求1所述的微机电系统，其中，所述第二导电层连续地覆盖所述支撑衬底的底部并且至少部分地覆盖所述微机电系统的外侧表面。6.根据权利要求5所述的微机电系统，其中，所述第二导电层完全覆盖所述接合层的侧面。7.根据权利要求1所述的微机电系统，其中，所述第一导电层和所述第二导电层的每个包括au、ti、ni、ag和cu或其合金的一层或多层。8.根据权利要求7所述的微机电系统，其中，所述第一导电层的一层或多层的配置与所述第二导电层的一层或多层不同。9.一种微机电系统(mems)，包括：电路衬底，包括电子电路；钝化层，设置在所述电路衬底上方；支撑衬底，具有凹槽；贯穿孔，穿过所述电路衬底至所述凹槽；以及导电层，覆盖所述钝化层、所述贯穿孔的内侧壁、所述凹槽的内壁以及所述微机电系统的侧面的至少部分。10.一种制造微机电系统(mems)的方法，包括：在第一衬底的前侧上形成电子电路；形成贯穿所述第一衬底的孔；在所述第一衬底的所述前侧上方和所述孔的内侧壁的至少部分上形成第一导电层；用填充材料填充所述孔；减薄所述第一衬底的背侧；将所述第二衬底通过接合层接合至所述第一衬底的所述背侧，所述接合层插入在所述第二衬底和所述第一衬底之间；在所述第二衬底中形成凹槽，从而暴露所述第一衬底的底部；通过去除所述填充材料形成贯穿孔；以及
在所述凹槽的内壁上和所述贯穿孔的内侧壁的未由所述第一导电层覆盖的至少部分上形成第二导电层。

技术总结

微机电系统(MEMS)包括：包含电子电路的电路衬底，具有凹槽的支撑衬底，设置在电路衬底和支撑衬底之间的接合层，穿过电路衬底至凹槽的贯穿孔，设置在电路衬底的前侧上的第一导电层，以及设置在凹槽的内壁上的第二导电层。第一导电层延伸至贯穿孔中，并且第二导电层延伸至贯穿孔中并耦合至第一导电层。本申请的实施例还提供了制造微机电系统的方法。例还提供了制造微机电系统的方法。例还提供了制造微机电系统的方法。