一种显示驱动集成电路及其控制方法与流程

1.本技术涉及显示技术领域，特别是涉及一种显示驱动集成电路及其控制方法。

背景技术：

2.显示驱动集成电路(display driver integrated circuit，ddic)，是用于驱动lcd(liquid crystal display，液晶显示)、led(light emitting diode，发光二极管)、oled(organic light emitting diode，有机发光二极管)等显示设备的集成电路。显示驱动集成电路中设置有帧存储器。帧存储器用于存储主机通过一定速度传输而来的图像数据，且在显示设备需要进行显示时，其存储的图像数据被读取输出至显示设备的像素单元，以供像素单元显示所用。
3.目前，通常选用静态随机存取存储器作为帧存储器。虽然静态随机存取存储器能够以60hz以上驱动频率输出图像数据，但是，静态随机存取存储器的容量与其物理尺寸相关，选用的静态随机存取存储器的容量受限于显示驱动集成电路为其留置的放置区域的大小。
4.可见，显示驱动集成电路为静态随机存取存储器留置的放置区域的大小，关系到选取何种容量的静态随机存取存储器。因此，如何优化显示驱动集成电路的布线结构，以期在有限的空间内应用容量尽可能大的静态随机存取存储器，是本领域技术人员目前亟需解决的技术问题。

技术实现要素：

5.有鉴于此，本技术提出了一种显示驱动集成电路及其控制方法，主要目的在于优化显示驱动集成电路的布线结构，以期在有限的空间内应用容量尽可能大的静态随机存取存储器。
6.为了达到上述目的，本技术主要提供了如下技术方案：
7.第一方面，本技术提供了一种显示驱动集成电路，该显示驱动集成电路包括：总线、划分为多个存储区的静态随机存取存储器、与所述总线连接的多条传输线路；其中，每一个所述存储区包括至少两个存储块；每条所述传输线路分别对应连接多个存储块，且各所述传输线路所连接的存储块不重复。
8.在一些实施例中，所述传输线路，在与其连接的存储块需要输出图像数据时开启，并将所述图像数据传输至所述总线；在与其连接的存储块不需要输出图像数据时关闭；所述总线，用于对所述图像数据进行传输处理。
9.在一些实施例中，所述传输线路包括开关模块和第一控制器；其中，所述开关模块的输入端与对应的存储块连接，输出端与所述总线连接，控制端与所述第一控制器连接；所述第一控制器，用于在与所述输入端连接的存储块需要输出图像数据时，向所述开关模块下发开启信号；在与所述输入端连接的存储块不需要输出图像数据时，向所述开关模块下发关闭信号；所述开关模块，用于在所述开启信号下开启；在所述关闭信号下关闭。
10.在一些实施例中，所述开关模块为三态缓冲器或mos管。
11.在一些实施例中，所述传输线路的总量为第一数量，且每一个所述存储区内均包括有所述第一数量的存储块；同一存储区内的存储块具有第一排序；各所述存储区对应的第一排序中具有相同排序位置的存储块，对应连接同一条所述传输线路；其中，所述第一排序描述对应的存储区内各存储块输出图像数据的先后顺序。
12.在一些实施例中，所述传输线路的数量与所述存储区的总数量相同；同一所述存储区内的存储块对应连接同一条所述传输线路，且不同的存储区对应不同的传输线路。
13.在一些实施例中，所述显示驱动集成电路还包括处理模块和移位寄存器；所述处理模块，用于接收所述总线传输的图像数据，并处理所述图像数据，将处理后的数据传输至所述移位寄存器；所述移位寄存器，用于基于图像数据在对应的像素单元的显示时序，存储所述处理后的数据。
14.第二方面，本技术提供了一种显示驱动集成电路的控制方法，应用于如第一方面所述的显示驱动集成电路，所述方法包括：
15.在需要对待显示像素行进行扫描时，基于第二排序遍历所述静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据读取操作，以使当前遍历到的存储块将存储的图像数据传输至对应连接的传输线路；
16.其中，属于同一存储区的存储块在所述第二排序中连续排序的数量不大于第二数量，所述第二数量为大于或等于1的正整数。
17.在一些实施例中，所述方法还包括：在需要对待显示像素行进行图像数据存储时，基于所述第二排序遍历所述静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据写入操作，以使当前遍历到的存储块对应存储写入的图像数据。
18.在一些实施例中，所述第二数量为1，且同一存储区内的存储块具有目标排序的情况下，所述第二排序由多个第三排序拼接而成；所有第三排序覆盖所述静态随机存取存储器中的所有存储块，且不同第三排序中的存储块不重复；每一个所述第三排序分别由各所述存储区对应的目标排序中具有相同排序位置的存储块组成，且所述第三排序涉及的存储块均按照各所述存储区的遍历顺序排序。
19.在一些实施例中，所述第二数量大于1的情况下，所述第二排序由多个第四排序拼接而成，所有第四排序覆盖所述静态随机存取存储器中的所有存储块，且不同第四排序中的存储块不重复；每一个所述第四排序分别用于限定多个存储块的遍历顺序；其中，所述多个存储块涉及所述静态随机存取存储器的所有存储区，所述多个存储块按照各所述存储区的遍历顺序排序，且属于同一存储区的存储块连续排序，且属于同一存储区的存储块的总数量不大于所述第二数量。
20.第三方面，本技术提供了一种应用于显示驱动集成电路的帧存储控制器，所述帧存储控制器应用如第二方面所述的显示驱动集成电路的控制方法。
21.第四方面，本技术提供了一种显示设备，所述显示设备包括：如第一方面所述的显示驱动集成电路以及如第三方面所述的应用于显示驱动集成电路的帧存储控制器。
22.本技术提供的显示驱动集成电路及其控制方法，显示驱动集成电路包括总线、划分为多个存储区的静态随机存取存储器、与总线连接的多条传输线路。每一个存储区划分为至少两个存储块。每条传输线路分别对应连接多个存储块，且各传输线路所连接的存储
块不重复。可见，本技术实施例至少存在如下两个有益效果：一是，通过每条传输线路分别对应连接多个存储块，且所有传输线路均与总线连接的方式，不仅实现了多个存储块复用同一传输线路，而且实现了所有传输线路复用同一总线，因此本技术提供的方案能够减少显示驱动集成电路中的线路数量，优化显示驱动集成电路的布线结构，能够为静态随机存取存储器留置足够的放置区域。二是，静态随机存取存储器被划分为多个存储区，且每一个存储区被划分为至少两个存储块，因此能够实现以存储块为单位进行图像数据的写入和输出，提高图像数据的写入和输出速度。
23.上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术的具体实施方式。
附图说明
24.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1示出了本技术一个实施例提供的一种显示驱动集成电路的示意图；
26.图2示出了本技术一个实施例提供的一种动态随机存取存储器作为帧存储器的显示驱动集成电路示意图；
27.图3示出了本技术一个实施例提供的一种静态随机存取存储器作为帧存储器的显示驱动集成电路示意图；
28.图4示出了本技术另一个实施例提供的一种显示驱动集成电路的示意图；
29.图5示出了本技术一个实施例提供的一种静态随机存取存储器的存储区和存储块划分的示意图；
30.图6示出了本技术一个实施例提供的一种传输线路、总线、存储块之间连接关系的示意图；
31.图7示出了本技术一个实施例提供的一种传输线路、总线、存储块之间连接关系的示意图；
32.图8示出了本技术另一个实施例提供的一种传输线路、总线、存储块之间连接关系的示意图；
33.图9示出了本技术一个实施例提供的一种时序的示意图；
34.图10示出了本技术又一个实施例提供的一种显示驱动集成电路的示意图；
35.图11示出了本技术一个实施例提供的一种显示驱动集成电路的控制方法的流程图；
36.图12示出了本技术一个实施例提供的一种数据输出排序的示意图；
37.图13示出了本技术另一个实施例提供的一种数据输出排序的示意图。
具体实施方式
38.下面将参照附图更加详细地描述本公开的示例性实施例。虽然附图中显示了本公
开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
39.显示驱动集成电路，是用于驱动lcd、led、oled等显示设备的集成电路。显示驱动集成电路中设置有帧存储器。帧存储器用于存储主机通过一定速度传输而来的图像数据，且在显示设备需要进行显示时，输出图像数据至显示设备的像素单元，以供像素单元显示所用。
40.下面以图1为例，对显示驱动集成电路的结构进行具体说明：图1中包括主机10、显示驱动集成电路11以及显示屏12。显示驱动集成电路11中包括有接收模块111、帧存储控制器112、帧存储器113、解码器114、数据处理器115、定时控制器116、移位寄存器117以及栅极控制器118。主机10通过mipi tx(mobile industry processor interface receiver)模块以一定速度向接收模块111传输图像数据。接收模块111通过mipi(mobile industry processor interface，移动产业处理器接口)接收图像数据，并将图像数据传输至帧存储控制器112。帧存储控制器112将图像数据写入帧存储器113。帧存储器113对帧存储控制器112写入的图像数据进行存储。帧存储控制器112在获取到待显示像素行的行地址时，从帧存储器113读取该行地址对应的图像数据，并将所读取的图像数据传输至解码器114。解码器114对图像数据进行解码处理，并将解码后的图像数据传输至数据处理器115。图像处理器115对接收的图像数据进行复原图像画质等处理，并将处理后的图像数据传输至定时控制器116。定时控制器116为图像数据生成时钟，并传输至移位寄存器117。移位寄存器117基于图像数据的时钟对其进行存储。栅极控制器118根据时钟驱动显示屏12中的像素单元，移位寄存器117基于时钟将图像数据传输至显示屏12中的像素单元，像素单元基于移位寄存器117传输的图像数据和栅极控制器118的驱动进行显示。
41.上述图1中的帧存储器113可选用动态随机存取存储器或静态随机存取存储器。
42.下面对帧存储器113选用动态随机存取存储器的情况进行说明。与静态随机存取存储器相比，相同容量的动态随机存取存储器的面积更小，动态随机存取存储器的面积更适用于空间受限的显示驱动集成电路中。但是，如图2所示，动态随机存取存储器作为帧存储器时，帧存储器113的读写所用的总线不分离，也就是读写共享同一总线，通过同一总线访问帧存储器113进行读取或写入操作，因此对来自接收模块111的写入请求和来自解码器114的读取请求，帧存储控制器112中的存储仲裁器1121需要通过优先级方法调整总线的占用权，然后存储控制器1122根据存储仲裁器1121的仲裁结果对帧存储器112进行访问。在这种情况下，可能会出现无法在规定时间内完成读取或写入操作的情况。由于动态随机存取存储器的物理结构限制，仅能通过提高驱动频率的方式来克服上述的缺陷。因为提高驱动频率不仅会增加功耗，且还可能会发生时序收敛难的情况。
43.在60hz以上驱动频率下，相对于动态随机存取存储器，静态随机存取存储器更适于作为帧存储器。下面对帧存储器113选用静态随机存取存储器的情况进行说明。如图3所示，帧存储控制器112中包括存储器写入控制模块1123和存储器读取控制器1124，存储器写入控制模块1123对来自接收模块111的写入请求通过写入总线控制帧存储器113的写入，存储器读取控制模块1124对来自于解码器114的读取请求通过读取总线控制帧存储器113的读取。可见，选用静态随机存取存储器作为帧存储器113时，读取和写入可以独立配置，其在
60hz以上驱动频率下也能够提供足够的传输带宽供图像数据输出和写入使用。但是，与动态随机存取存储器相比，静态随机存取存储器的物理尺寸明显高于相同容量的动态随机存取存储器。为了能够在显示驱动集成电路中部署物理尺寸相对较大的静态随机存取存储器，需要优化显示驱动集成电路的布线结构，以为静态随机存取存储器留置足够的放置空间。
44.为了能够在有限的空间内部署静态随机存取存储器，本技术实施例提供了一种显示驱动集成电路，以优化显示驱动集成电路的布线结构，为静态随机存取存储器留置尽快能大的放置空间，以期在有限的空间内应用容量尽可能大的静态随机存取存储器。另外，本技术实施例还提供了一种显示驱动集成电路的控制方法，以使优化布线结构后的显示驱动集成电路能够在以存储块为单位进行图像数据的写入和输出时，提高图像数据的写入和输出速度。
45.本技术实施例提供的显示驱动集成电路，其优化了布线结构，为静态随机存取存储器留置尽快能大的放置区域。本技术提供的显示驱动集成电路可以应用在诸如lcd、led、oled等显示设备中，显示设备的具体类型本技术实施例不做具体限定，示例性的，显示设备为手机、平板电脑。
46.下面对本技术实施例提供的显示驱动集成电路及其控制方法进行具体说明：
47.如图4所示，本技术实施例提供了一种显示驱动集成电路，该显示驱动集成电路主要包括：划分为多个存储区211的静态随机存取存储器21、与总线23连接的多个传输线路22、总线23；其中，每一个存储区211包括至少两个存储块2111；每条传输线路22分别对应连接多个存储块2111，且各传输线路22所连接的存储块2111不重复。
48.下面对显示驱动集成电路所涉及到的各组成的具体结构和交互关系进行具体说明：
49.静态随机存取存储器21：
50.静态随机存取存储器21作为图1所示的显示驱动集成电路中的帧存储器113使用。静态随机存取存储器21用于存储帧存储控制器112写入的图像数据，以及在显示设备需要进行显示时，输出图像数据至显示设备的像素单元，以供像素单元显示所用。
51.静态随机存取存储器21被划分为多个存储区211，且每一个存储区被划分为至少两个存储块2111，每一个存储块2111在静态随机存取存储器21中均存在对应的物理存储结构。静态随机存取存储器21的上述划分方式，使得静态随机存取存储器21在存储或输出图像数据时，能够以存储块2111为单位进行，存储块2111其占用物理存储结构较小，其在存储或输出图像数据时能够提高存储或输出图像数据的速度。
52.静态随机存取存储器21被划分出的存储区211的数量以及每一个存储区211被划分出的存储块2111数量均可以基于业务需求确定。示例性的，静态随机存取存储器21所包括的存储块2111的数量的设置原则为：存储块2111的数量能够存储一行像素单元显示所需的全部图像数据。静态随机存取存储器21每次均可以写入或输出一行像素单元显示所需的图像数据。
53.传输线路22：
54.传输线路22的数量为多条，且所有的传输线路22均与总线23连接。每条传输线路22分别对应连接静态随机存取存储器21中的多个存储块2111，且各传输线路22所连接的存
储块2111不重复。为了优化显示驱动集成电路的布线结构，为静态随机存取存储器21留置尽可能大的布置空间，静态随机存取存储器21中多个存储块2111共享一条传输线路22，以减少传输线路22的使用数量。
55.传输线路22与静态随机存取存储器21中存储块2111的连接关系包括如下两种：
56.第一种，传输线路22的总量为第一数量，且每一个存储区211内均包括有第一数量的存储块2111。同一存储区211内的存储块2111具有第一排序。各存储区211对应的第一排序中具有相同排序位置的存储块2111，对应连接同一条传输线路22。其中，第一排序描述对应的存储区211内各存储块2111输出图像数据的先后顺序。
57.需要注意的是，第一排序所限定的是同一存储区211内各存储块2111输出图像数据的先后顺序，并不是静态随机存取存储器21中所有存储块2111的输出图像数据的顺序。由于每一个存储区211内包括的存储块2111的数量均相同，因此各存储区211对应的第一排序中具有相同排序位置的存储块2111。为了减少布线数量，各存储区211对应的第一排序中具有相同排序位置的存储块2111复用同一条传输线路22。
58.示例性的，如图5所示，静态随机存取存储器21被划分为8个存储区211，这8个存储区211分别为：macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7。每一个存储区211均被划分为6个存储块2111，这六个存储块2111分别为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。各存储区211内的存储块2111均具有相同的第一排序，且第一排序中各存储块2111的顺序为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。对于任意一个存储区211来说，第一排序描述了其内部存储块2111输出图像数据的先后顺序，也就是说，sram#0、sram#1、sram#2、sram#3、sram#4、sram#5依次输出对应的图像数据。
59.示例性的，传输线路22的数量与存储区211内存储块2111的数量相同，均为6个。为了减少布线数量，本技术实施例采用多路复用的布线方案，因此各存储区211对应的第一排序中具有相同排序位置的存储块2111，对应连接同一条传输线路22。如图6所示，图5中各存储区211内的sram#0均位于对应的第一排序中的第一位置，因此各存储区211“macro#0至macro#7”内的sram#0连接到同一条传输线路22。又如，图5中各存储区211内的sram#1均位于对应的第一排序中的第二位置，因此各存储区211“macro#0至macro#7”内的sram#1连接到同一条传输线路22。又如，图5中各存储区211内的sram#2均位于对应的第一排序中的第三位置，因此各存储区211“macro#0至macro#7”内的sram#2连接到同一条传输线路22。又如，图5中各存储区211内的sram#3均位于对应的第一排序中的第四位置，因此各存储区211“macro#0至macro#7”内的sram#3连接到同一条传输线路22。又如，图5中各存储区211内的sram#4均位于对应的第一排序中的第五位置，因此各存储区211“macro#0至macro#7”内的sram#4连接到同一条传输线路22。又如，图5中各存储区211内的sram#5均位于对应的第一排序中的第六位置，因此各存储区211“macro#0至macro#7”内的sram#5连接到同一条传输线路22。
60.需要说明的是，第一数量可以基于业务需求确定，本技术实施例不做具体限定。示例性的，第一数量的设定原则为：保证静态随机存取存储器21所包括的存储块2111的数量能够存储或输出一行像素单元显示所需的全部图像数据。
61.第二种，传输线路22的数量与静态随机存取存储器21所包括的存储区211的总数量相同。同一存储区211所包括的存储块2111对应连接同一条传输线路22，且不同的存储区
211对应不同的传输线路22。
62.传输线路22的数量与静态随机存取存储器21所包括的存储区211的总数量相同，为了减少布线数量，本技术实施例采用多路复用的布线方案，因此同一存储区211所包括的存储块2111对应连接同一个传输线路22。
63.示例性的，如图7所示，图5中所涉及的存储区211：macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7中，同一存储区211所包括的存储块2111对应连接同一条传输线路22。比如，存储区macro#0所包括的存储块2111“sram#0至sram#5”对应连接同一条传输线路22。
64.为了进一步优化显示驱动集成电路的布线结构，减少布线数量，则所有的传输线路12均与同一条总线13连接。
65.进一步的，为了防止总线23中发生数据传输冲突，传输线路22和总线具有如下执行动作：传输线路22，在与其连接的存储块2111需要输出图像数据时开启，并将图像数据传输至总线23；在与其连接的存储块2111不需要输出图像数据时关闭。总线23，用于对传输线路22传输的图像数据进行传输处理。
66.所有的传输线路12共享同一条总线13，传输线路12在与其连接的存储块2111需要输出图像数据时开启，在与其连接的存储块2111不需要输出图像数据时关闭，因此能够避免各传输线路12传输的图像数据在总线23发生传输冲突。
67.为了使传输线路22能够根据其连接的存储块211的图像数据传输情况进行开启或关闭，如图8所示，传输线路22包括开关模块221和第一控制器222。其中，开关模块221的输入端t1与对应的存储块2111连接，输出端t2与总线13连接，控制端t3与第一控制器222连接。第一控制器222，用于在与输入端t1连接的存储块2111需要输出图像数据时，向开关模块221下发开启信号；在与输入端连接t1的存储块2111不需要输出图像数据时，向开关模块221下发关闭信号。开关模块221，用于在开启信号下开启；在关闭信号下关闭。
68.通过开关模块221和第一控制器222的交互动作，各传输线路22仅在其对应连接的存储块2111的图像数据输出时间点传输数据时开启，在其他时间保持关闭，从而能够防止总线上传输的图像数据发生传输冲突。
69.开关模块221的具体类型本技术实施例不做限定，其可以基于业务需求具体选定。示例性的，开关模块221为三态缓冲器或mos管。
70.开关模块221为三态缓冲器。图8中示出的开关模块211即为三态缓冲器。在三态缓冲器的输入端t1对应连接的存储块2111需要输出图像数据时，第一控制器222向控制端t3传输开启信号。在开启信号下，三态缓冲器导通，其输入端t1接收到的图像数据直接送到输出端t2，并传输至总线23。在三态缓冲器的输入端t1对应连接的存储块2111不需要输出图像数据时，第一控制器222向控制端t3传输关闭信号。在关闭信号下，三态缓冲器关闭，处于高阻抗状态，其输入端t1无论接收到何种数据，其输出总是高阻抗状态。
71.下面以图8来说明，开关模块221和第一控制器222的交互动作。第一控制器222基于图9中时钟信号，确定出待显示像素行的有效行地址之后，第一控制器222基于图9中所示的scan_en0至scan_en5的时序，向图8中的“macro#0至macro#7”中的sram#0、“macro#0至macro#7”中的sram#1、“macro#0至macro#7”中的sram#2、“macro#0至macro#7”中的sram#3、“macro#0至macro#7”中的sram#4、“macro#0至macro#7”中的sram#5的三态缓冲器下发开启
信号和关闭信号，实现各三态缓冲器仅在其对应连接的存储块2111的图像数据输出时间点传输数据开启，在其他时间保持关闭，从而能够防止总线上传输的图像数据发生传输冲突。在扫描输出的时间截止时，针对存储块2111的扫描结束。图9中的scan_out即表示扫描结束输出有效数据，这里的有效数据指代的各存储块2111输出的图像数据，即待显示像素行的有效行地址对应的图像数据。
72.开关模块221为mos管。在mos管的输入端t1对应连接的存储块2111需要输出图像数据时，第一控制器222向控制端t3传输开启信号。在开启信号下，mos管导通，其输入端t1接收到的图像数据直接传输至输出端t2，输出端t2将图像数据传输至总线23。在mos管的输入端t1对应连接的存储块2111不需要输出图像数据时，第一控制器222向控制端传输关闭信号。在关闭信号下，mos管处于截止状态。开关模块221为mos管时，其具体连接关系根据选取的mos管类型确定，这里不再具体说明。
73.需要说明的是，第一控制器222的具体类型本实施例不做限定，其可复用本技术实施例图1所示的帧存储控制器112。
74.总线23：
75.为了减少布线数量，所有的传输线路22复用同一总线23，均与同一总线23连接。总线23用于对传输线路22传输的图像数据进行传输处理。
76.如图1所示，总线23对图像数据进行传输处理的过程可以为：将图像数据传输至解码器114。解码器114对图像数据进行解码处理，并将解码后的图像数据传输至数据处理器115。图像处理器115对接收的图像数据进行复原图像画质等处理，并将处理后的图像数据传输至定时控制器116。定时控制器116为图像数据生成时钟，并传输至以为寄存器117。移位寄存器117基于图像数据的时钟对其进行存储。
77.本技术实施例提供的显示驱动集成电路，显示驱动集成电路包括总线、划分为多个存储区的静态随机存取存储器、与总线连接的多条传输线路。每一个存储区划分为至少两个存储块。每条传输线路分别对应连接多个存储块，且各传输线路所连接的存储块不重复。可见，本技术实施例至少存在如下两个有益效果：一是，通过每条传输线路分别对应连接多个存储块，且所有传输线路均与总线连接的方式，不仅实现了多个存储块复用同一传输线路，而且实现了所有传输线路复用同一总线，因此本技术实施例提供的方案能够减少显示驱动集成电路中的线路数量，优化显示驱动集成电路的布线结构，能够为静态随机存取存储器留置足够的放置区域。二是，静态随机存取存储器被划分为多个存储区，且每一个存储区被划分为至少两个存储块，因此能够实现以存储块为单位进行图像数据的写入和输出，提高图像数据的写入和输出速度。
78.进一步的，本技术的另一个实施例还提供了一种显示驱动集成电路，如图10所示，该显示驱动集成电路除了包括图4中示出的静态随机存取存储器21、传输线路22、总线23之外，还包括移位寄存器24以及第三控制器25。下面对移位寄存器24以及第三控制器25的具体结构和交互关系进行具体说明：
79.处理模块24和移位寄存器25：
80.为了减少布线数量，所有的传输线路22复用同一总线23，均与同一总线23连接。总线23用于对传输线路22传输的图像数据进行传输处理。总线23对传输线路22传输的图像数据进行传输处理，实质为将图像数据传输至处理模块25，以供处理模块25对图像数据进行
处理，并将处理后的图像数据传输给移位寄存器26保存。
81.处理模块25，用于接收总线23传输的图像数据，并处理图像数据，将处理后的数据传输至移位寄存器26。
82.处理模块25可由图1中的解码器114、数据处理其115和定时控制器116组成。解码器114对图像数据进行解码处理，并将解码后的图像数据传输至数据处理器115。图像处理器115对接收的图像数据进行复原图像画质等处理，并将处理后的图像数据传输至定时控制器116。定时控制器116为图像数据生成时钟，并传输至移位寄存器117。移位寄存器26基于图像数据在对应的像素单元的显示时序，存储处理模块25处理后的数据。为了保证像素单元能够在正确的时间进行显示，移位寄存器26基于图像数据在对应的像素单元的显示时序，存储处理模块25处理后的数据，以便在正确的时间将图像数据提供给像素单元进行显示。
83.进一步的，本技术的另一个实施例还提供了一种显示驱动集成电路的控制方法，该显示驱动集成电路的控制方法应用于上述的显示驱动集成电路，如图11所示，该显示驱动集成电路的控制方法主要包括如下步骤301至302：
84.301、在需要对待显示像素行进行扫描时，基于第二排序遍历静态随机存取存储器中的存储块，其中，属于同一存储区的存储块在第二排序中连续排序的数量不大于第二数量，第二数量为大于或等于1的正整数。
85.静态随机存取存储器21所包括的存储块2111具有第二排序，第二排序限定了静态随机存取存储器21中各存储块2111的图像数据输出顺序。第二排序的设置原则包括如下两个：一是，由于待显示像素行中的像素单元是逐个扫描的，因此，第二排序所限定的存储块的图像数据输出顺序需要与像素单元逐个扫描的顺序相同，以保证在对像素单元扫描时，像素单元能够应用到其对应的图像数据。也就是，第二排序中的存储块位置的设定应能够保证像素单元能够按照顺序扫描，避免像素单元扫描出现混乱。二是，一个存储区内的多个存储块连续输出图像数据，会造成功耗过大，导致图像数据输出速度下降，因此为了避免图像数据输出速度下降的情况发生，在第二排序中，属于同一存储区211的存储块2111在第二排序中连续排序的数量不大于第二数量。第二数量的具体数值不做限定，可以基于业务需求选定。示例性的，第二数量为1，也就是，第二排序中，任意两个相邻的存储块2111不属于同一存储区。示例性的，第二数量为2，则第二排序中，不会出现依次相邻的三个存储块2111属于同一存储区，仅能出现两个相邻的存储块2111属于同一存储区。
86.基于上述第二排序的设置原则，所设置出的第二排序可以包括如下两种：
87.第一种，在第二数量为1，且同一存储区211内的存储块2111具有目标排序的情况下，第二排序由多个第三排序拼接而成。所有第三排序覆盖静态随机存取存储器21中的所有存储块2111，且不同第三排序中的存储块2111不重复。每一个第三排序分别由各存储区211对应的目标排序中具有相同排序位置的存储块2111组成，且第三排序涉及的存储块2111均按照各存储区211的遍历顺序排序。
88.第二排序由多个第三排序拼接而成，第三排序依据各存储区211对应的目标排序构建。下面分别对目标排序、第三排序和第二排序进行说明。
89.目标排序是同一存储区211内的存储块2111的排序，其限定了同一存储区211内各存储块2111传输图像数据的先后顺序。示例性的，如图5所示，各存储区211内的存储块2111
均具有相同的目标排序，且目标排序中各存储块2111的顺序为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。每一个存储区211均具有其各自对应的目标排序。这些目标排序是设定第三排序的依据。
90.每一个第三排序分别用于对静态随机存取存储器21所包括的存储区211执行一次遍历，且限定了在本次遍历下各存储区211内需要遍历的存储块211的遍历顺序。由于第二数量取值为1，因此设定第三排序所采用的原则为：将各存储区211对应的目标排序中具有相同排序位置的存储块2111组成一个第三排序，且所组成的第三排序中的存储块2111均按照各存储区211的遍历顺序排序。
91.示例性的，各存储区211内的存储块2111均具有相同的目标排序，且目标排序中各存储块2111的顺序为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。各存储区211内的sram#0均位于对应的目标排序中的第一位置，因此将存储区211“macro#0至macro#7”内的sram#0构建为一个第三排序，且构建出的第三排序中“macro#0至macro#7”内的sram#0按照macro#0至macro#7的遍历顺序排序。
92.示例性的，各存储区211内的存储块2111均具有相同的目标排序，且目标排序中各存储块2111的顺序为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。各存储区211内的sram#1均位于对应的目标排序中的第二位置，因此将存储区211“macro#0至macro#7”内的sram#1构建为一个第三排序，且构建出的第三排序中“macro#0至macro#7”内的sram#1按照macro#0至macro#7的遍历顺序排序。
93.基于上述第三排序设定原则设定出的第三排序覆盖静态随机存取存储器21中的所有存储块2111，且不同第三排序中的存储块2111不重复。因此依据这些第三排序组合形成第二排序后，采用第二排序遍历静态随机存取存储器21中的存储块2111时，既不会出现存储块2111被遗漏的情况，也不会出现一个存储块2111被执行多次数据读取操作的情况。
94.设定出的第三排序具有先后顺序，基于该先后顺序拼接第三排序形成第二排序。第三排序的先后顺序基于第三排序中存储块在对应的目标排序中的位置而定。比如，一个第三排序1中的存储块为目标排序中位于第一位的存储块，另一个第三排序2中的存储块为目标排序中位于第二位的存储块，则在拼接第二排序时，第三排序1的顺序位于第三排序2之前。
95.示例性的，以图5所示的静态随机存取存储器21进行说明。针对图5所示的静态随机存取存储器21设置了如图12所示的第二排序。图12中的一列对应一个第三排序。一个第三排序中限定了存储区211“macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7”的遍历顺序，以及限定了每次遍历中macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7内需要遍历的存储块2111。从图11中可以看出，每一个第三排序中，各存储区211内需要遍历的存储块2111为同一序号的存储块2111。比如，对于第一列来说，按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序，依次遍历各存储区211中的第一个存储块sram#0，并对当前遍历到的存储块sram#0进行数据读取操作。在遍历完macro#7中的sram#0之后，继续按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序依次遍历各存储区211中的第二个存储块sram#1，并对当前遍历到的存储块sram#1进行数据读取操作。重复执行上述过程，直接遍历到macro#7中的最后一个存储块sram#5结束。
96.静态随机存取存储器21所包括的存储块2111按照第二排序进行输出，不仅能够保证像素单元的逐行扫描，避免像素单元扫描出现混乱，而且对一个存储区来说，每次仅遍历其包括的一个存储块，仅一个存储块输出图像数据，因此避免一个存储区内的存储块连续输出图像数据，从而降低存储区输出损耗，进而能够提高图像数据输出速度。
97.第二种，第二数量大于1的情况下，第二排序由多个第四排序拼接而成，所有第四排序覆盖静态随机存取存储器中的所有存储块，且不同第四排序中的存储块不重复。每一个第四排序分别用于限定多个存储块的遍历顺序，其中，多个存储块涉及静态随机存取存储器的所有存储区，多个存储块按照各存储区的遍历顺序排序，且属于同一存储区的存储块连续排序，且属于同一存储区的存储块的总数量不大于第二数量。
98.第二排序由多个第四排序拼接而成。下面分别对第四排序和第二排序进行说明。
99.每一个第四排序分别用于对静态随机存取存储器21所包括的存储区211执行一次遍历，且限定了在本次遍历下各存储区211内需要遍历的存储块211的遍历顺序。由于第二数量取值为大于1的数值，因此设定第四排序所采用的原则为：在每一个存储区211中选取参加排序的存储块2111，且同一个存储区211中所选取的存储块2111的数量不大于第二数量；对来源于同一存储区211的存储块2111进行排序；然后对排序后的存储块2111，按照各存储区211的遍历顺序排序拼接形成第四排序。
100.示例性的，各存储区211内的存储块2111均具有相同的目标排序，且目标排序中各存储块2111的顺序为：sram#0、sram#1、sram#2、sram#3、sram#4、sram#5。各存储区2取参加排序的存储块2111的情况为：存储区211“macro#0至macro#7”均选取存储块2111“sram#0、sram#1”参加排序，则得到的第四排序如图13中的第一列所示，为：“macro#0，sram#0”，“macro#0，sram#1”，“macro#1，sram#0”，“macro#1，sram#1”，“macro#2，sram#0”，“macro#2，sram#1”，“macro#3，sram#0”，“macro#3，sram#1”，“macro#4，sram#0”，“macro#4，sram#1”，“macro#5，sram#0”，“macro#5，sram#1”，“macro#6，sram#0”，“macro#6，sram#1”，“macro#7，sram#0”，“macro#7，sram#1”。依据上述的原则设置了图13中所示的第二列和第三列对应的第四排序。
101.基于上述第四排序设定原则设定出的第四排序覆盖静态随机存取存储器21中的所有存储块2111，且不同第四排序中的存储块2111不重复。因此依据这些第四排序组合形成第二排序后，采用第二排序遍历静态随机存取存储器21中的存储块2111时，既不会出现存储块2111被遗漏的情况，也不会出现一个存储块2111被执行多次数据读取操作的情况。
102.设定出的第四排序具有先后顺序，基于该先后顺序拼接第四排序形成第二排序。第四排序的先后顺序基于第四排序中存储块在对应的目标排序中的位置而定。比如，一个第四排序1中的存储块为目标排序中位于第一位的存储块，另一个第四排序2中的存储块为目标排序中位于第二位的存储块，则在拼接第二排序时，第四排序1的顺序位于第四排序2之前。
103.示例性的，针对静态随机存取存储器21设置了如图13所示的第二排序。图13中的一列对应一个第四排序。一个第四排序中限定了存储区211“macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7”的遍历顺序，以及限定了每次遍历中macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7内需要遍历的存储块2111。从图13中可以看出，每一个第四排序中，各存储区211内需要遍历的存储块2111为两
个。比如，对于第一列来说，按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序，依次遍历各存储区211中的第一个存储块sram#0和第二个存储块sram#1，并对当前遍历到的存储块进行数据读取操作。在遍历完macro#7中的sram#0和sram#1之后，继续按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序依次遍历各存储区211中的第三个存储块sram#2和sram#3，并对当前遍历到的存储块进行数据读取操作。重复执行上述过程，直接遍历到macro#7中的最后一个存储块sram#5结束。
104.静态随机存取存储器21所包括的存储块2111按照第二排序进行输出，不仅能够保证像素单元的逐行扫描，避免像素单元扫描出现混乱，而且对一个存储区内的连续输出图像数据的存储块的数量有限制，不大于第二数量，从而能够避免由于存储区输出损耗增加，导致的图像数据输出速度下降的情况发生。
105.302、对当前遍历到的存储块进行数据读取操作，以使当前遍历到的存储块将存储的图像数据传输至对应连接的传输线路。
106.对当前遍历到的存储块2111进行数据读取操作时，当前遍历到的存储块2111将存储的图像数据传输至对应连接的传输线路22。然后传输线路22开启，将图像数据传输至总线23。总线23对传输线路22传输的图像数据进行传输处理，也就是总线23将图像数据传输至处理模块25，以供处理模块25对图像数据进行处理，并将处理后的图像数据传输给移位寄存器26保存。移位寄存器26以设定的时序向像素单元提供对应的图像数据，从而完成像素单元的显示输出。
107.本技术实施例提供的显示驱动集成电路的控制方法，在需要对待显示像素行进行扫描时，基于第二排序遍历静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据读取操作，以使当前遍历到的存储块将存储的图像数据传输至对应连接的传输线路。能够知晓地，一个存储区内的多个存储块连续输出图像数据，会造成功耗增加，导致图像数据输出速度下降，因此本技术实施例通过控制属于同一存储区的存储块在第二排序中连续排序的数量的方式，控制一个存储区内连续输出图像数据的存储块的数量，因此本技术实施例能够避免图像数据输出速度下降的情况发生。
108.进一步的，本技术实施例提供的显示驱动集成电路的控制方法还可以包括如下步骤303：
109.303、在需要对待显示像素行进行图像数据存储时，基于第二排序遍历静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据写入操作，以使当前遍历到的存储块对应存储写入的图像数据。
110.静态随机存取存储器21所存储的图像数据采用先进先出的原则，因此在向存储块2111写入图像数据时，也可依据第二排序对静态随机存取存储器21中的存储块2111进行写入操作。
111.示例性的，如图12所示，首先按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序，依次遍历各存储区211中的第一个存储块sram#0，并在当前遍历到的存储块2111中写入对应的图像数据。在遍历完macro#7中的sram#0之后，继续按照macro#0、macro#1、macro#2、macro#3、macro#4、macro#5、macro#6、macro#7的顺序依次遍历各存储区211中的第二个存储块sram#1，并在当前遍历到的存储块2111中写入对应的
图像数据。重复执行上述过程，直接遍历到macro#7中的最后一个存储块sram#5结束。需要说明的是，可通过图3中的写入总线将图像数据传输至静态随机存取存储器21。
112.静态随机存取存储器21所包括的存储块2111按照第二排序进行图像数据的写入，不仅能够保证按照像素单元的逐行扫描顺序写入数据，而且对一个存储区内的连续写入图像数据的存储块的数量有限制，从而避免由于存储区写入损耗增加，导致的图像数据写入速度下降的情况发生。
113.进一步的，依据上述实施例，本技术的另一个实施例还提供了一种应用于显示驱动集成电路的帧存储控制器，帧存储控制器应用如上述的显示驱动集成电路的控制方法。
114.示例性的，本技术实施例提供的帧存储控制器为图1所示的帧存储控制器112。
115.本技术实施例提供的应用于显示驱动集成电路的帧存储控制器的有益效果可以参照上述显示驱动集成电路的控制方法的实施例中的描述，在此不予赘述。
116.进一步的，依据上述实施例，本技术的另一个实施例还提供了一种显示设备，该显示设备包括：如上述的显示驱动集成电路以及如上述述的应用于显示驱动集成电路的帧存储控制器。
117.本技术实施例提供的显示设备的有益效果可以参照上述显示驱动集成电路的实施例和应用于显示驱动集成电路的帧存储控制器的实施例中的描述，在此不予赘述。
118.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
119.可以理解的是，上述方法及装置中的相关特征可以相互参考。另外，上述实施例中的“第一”、“第二”等是用于区分各实施例，而并不代表各实施例的优劣。
120.所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
121.在此提供的算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造这类系统所要求的结构是显而易见的。此外，本技术也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本技术的内容，并且上面对特定语言所做的描述是为了披露本技术的最佳实施方式。
122.在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本技术的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
123.此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本技术的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
124.本技术的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(dsp)来实现根据本技术实施例的深度神经网络模型的运行方法、装置及框架中的一些或者全部部件的一些或者全部功能。本技术还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算
机程序产品)。这样的实现本技术的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
125.应该注意的是上述实施例对本技术进行说明而不是对本技术进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本技术可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

技术特征：

1.一种显示驱动集成电路，其特征在于，所述显示驱动集成电路包括：总线、划分为多个存储区的静态随机存取存储器、与所述总线连接的多条传输线路；其中，每一个所述存储区包括至少两个存储块；每条所述传输线路分别对应连接多个存储块，且各所述传输线路所连接的存储块不重复。2.根据权利要求1所述的显示驱动集成电路，其特征在于，所述传输线路，在与其连接的存储块需要输出图像数据时开启，并将所述图像数据传输至所述总线；在与其连接的存储块不需要输出图像数据时关闭；所述总线，用于对所述图像数据进行传输处理。3.根据权利要求2所述的显示驱动集成电路，其特征在于，所述传输线路包括开关模块和第一控制器；其中，所述开关模块的输入端与对应的存储块连接，输出端与所述总线连接，控制端与所述第一控制器连接；所述第一控制器，用于在与所述输入端连接的存储块需要输出图像数据时，向所述开关模块下发开启信号；在与所述输入端连接的存储块不需要输出图像数据时，向所述开关模块下发关闭信号；所述开关模块，用于在所述开启信号下开启；在所述关闭信号下关闭。4.根据权利要求3所述的显示驱动集成电路，其特征在于，所述开关模块为三态缓冲器或mos管。5.根据权利要求1所述的显示驱动集成电路，其特征在于，所述传输线路的总量为第一数量，且每一个所述存储区内均包括有所述第一数量的存储块；同一存储区内的存储块具有第一排序；各所述存储区对应的第一排序中具有相同排序位置的存储块，对应连接同一条所述传输线路；其中，所述第一排序描述对应的存储区内各存储块输出图像数据的先后顺序。6.根据权利要求1所述的显示驱动集成电路，其特征在于，所述传输线路的数量与所述存储区的总数量相同；同一所述存储区内的存储块对应连接同一条所述传输线路，且不同的存储区对应不同的传输线路。7.根据权利要求1-6中任一项所述的显示驱动集成电路，其特征在于，所述显示驱动集成电路还包括处理模块和移位寄存器；所述处理模块，用于接收所述总线传输的图像数据，并处理所述图像数据，将处理后的数据传输至所述移位寄存器；所述移位寄存器，用于基于图像数据在对应的像素单元的显示时序，存储所述处理后的数据。8.一种显示驱动集成电路的控制方法，其特征在于，应用于如权利要求1-7中任一所述的显示驱动集成电路，所述方法包括：在需要对待显示像素行进行扫描时，基于第二排序遍历所述静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据读取操作，以使当前遍历到的存储块将存储的图像数据传输至对应连接的传输线路；其中，属于同一存储区的存储块在所述第二排序中连续排序的数量不大于第二数量，所述第二数量为大于或等于1的正整数。9.根据权利要求8所述的方法，其特征在于，所述方法还包括：在需要对待显示像素行
进行图像数据存储时，基于所述第二排序遍历所述静态随机存取存储器中的存储块，并对当前遍历到的存储块进行数据写入操作，以使当前遍历到的存储块对应存储写入的图像数据。10.根据权利要求8或9所述的方法，其特征在于，所述第二数量为1，且同一存储区内的存储块具有目标排序的情况下，所述第二排序由多个第三排序拼接而成；所有第三排序覆盖所述静态随机存取存储器中的所有存储块，且不同第三排序中的存储块不重复；每一个所述第三排序分别由各所述存储区对应的目标排序中具有相同排序位置的存储块组成，且所述第三排序涉及的存储块均按照各所述存储区的遍历顺序排序。11.根据权利要求8或9所述的方法，其特征在于，所述第二数量大于1的情况下，所述第二排序由多个第四排序拼接而成，所有第四排序覆盖所述静态随机存取存储器中的所有存储块，且不同第四排序中的存储块不重复；每一个所述第四排序分别用于限定多个存储块的遍历顺序；其中，所述多个存储块涉及所述静态随机存取存储器的所有存储区，所述多个存储块按照各所述存储区的遍历顺序排序，且属于同一存储区的存储块连续排序，且属于同一存储区的存储块的总数量不大于所述第二数量。12.一种应用于显示驱动集成电路的帧存储控制器，其特征在于，所述帧存储控制器应用如权利要求8至11中任一项所述的显示驱动集成电路的控制方法。13.一种显示设备，其特征在于，所述显示设备包括：如权利要求1-7中任一项所述的显示驱动集成电路以及如权利要求12所述的应用于显示驱动集成电路的帧存储控制器。

技术总结

本申请公开了一种显示驱动集成电路及其控制方法，涉及显示技术领域，主要目的在于；显示驱动集成电路包括：总线、划分为多个存储区的静态随机存取存储器、与所述总线连接的多条传输线路；其中，每一个所述存储区包括至少两个存储块；每条所述传输线路分别对应连接多个存储块，且各所述传输线路所连接的存储块不重复。复。复。