[19]
中华人民共和国国家知识产权局
[12]发明专利申请公布说明书
[11]公开号CN 101179271A [43]公开日2008年5月14日
[21]申请号200710050663.4[22]申请日2007.11.30
[21]申请号200710050663.4
[71]申请人电子科技大学
地址610054四川省成都市建设北路二段4号
[72]发明人李平 阮爱武 谢小东 李威 王贻源 宋
江明 [74]专利代理机构成都惠迪专利事务所代理人刘勋
[51]Int.CI.H03K 19/177 (2006.01)
权利要求书 1 页 说明书 5 页 附图 4 页
[54]发明名称
[57]摘要
一种FPGA结构，涉及集成电路设计技术。本发
元，各层环通过环上的SB对应连接。本发明的有益
逻辑模块间的快速通道分散了集中在FPGA中心的延
迟，避免了局部延迟过长现象，同时解决了进入深
亚微米之后，对称阵列结构在解决布线延迟方面所
遇到的困难。
200710050663.4权 利 要 求 书第1/1页 1.一种FPGA结构，其特征在于，由多个节点排列为同心环，各节点连接有C L B单元，各层环通过环上的S B对应连接。
2.如权利要求1所述FPGA结构，其特征在于，所述CLB单元包括CLB和CB，CLB通过CB与节点连接。
3.如权利要求1所述FPGA结构，其特征在于，在每一层环上，相邻节点之间设置SB，除了最外层的各
层上各个SB有一个连接端与位于相邻外层上的SB连接。
4.如权利要求3所述FPGA结构，其特征在于，同心环的中心为一个SB，与其相邻外层的各个SB连接。
5.如权利要求1所述FPGA结构，其特征在于，各节点为同心圆环状排列，或可等效于同心圆环状排列。
6.如权利要求1所述FPGA结构，其特征在于，每一层环上的节点数量为其相邻外层的1/2。
200710050663.4说 明 书第1/5页
一种FPGA结构
技术领域
本发明涉及集成电路设计技术。
背景技术
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列。它是作为专用集成电路(
A S I C)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。F P G A采用了逻辑单元阵列L C A(L o g i c C e l l Array)这样一个新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA内部有丰富的触发器和I/O 引脚，是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
F P
G A是由存放在片内R A M中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将电可擦除EPROM 中数据读入片内编程R A M中，配置完成后，F P G A进入工作状态；掉电后，F P G A恢复成白片，内部逻辑关系消失，因此，F P G A能够反复使用。F P G A的编程无须专用的F P G A编程器，只须用通用的E P R O M、P R O M编程器即可。当需要修改F P G A功能时，只需换一片E P R O M即可。这样，同一片F P G A，不同的编程数据，可以产生不同的电路功能。因此，F P G A的使用非常灵活。可以说，F P G A芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
F P
G A的布线延迟已经成为提高F P G A结构性能的门槛，也是制约FPGA新结构的一个难题。XILINX公司提出的基于对称阵列的结构在延迟方面做出了较大的改进，它把集中在FPGA中心的阻塞进行
了分散，避免了局部延迟过长的现象。但是进入深亚微米之后，该结构在解决布线延迟方面很难有进一步的发展。现在还有一种办法是通过改变L U T(查表)的输入端来减小延迟。实验表明，进入深亚微米后6输入的L U T在减小布线延迟方面有一定改进。6输入的L U T 可以实现很复杂的逻辑功能，但是采用6输入的L U T会造成较大的资源浪费。
国内外相关研究如下：
美国专利1：
专利名称：Progammable logic device structure in standard cel l
devices
专利号：US 6515509
授权日：2003年2月4日
该专利提出了对称阵列结构的基本框架，在减小延迟方面有较大的改进，但是不存在进一步改进的空间。
美国专利2：
专利名称：Six-input look-up table and associated memory cont rol
curcuitry for use in a field programmable gate array 专利号：US 7075332
授权日：2006年7月11日
该专利提出了六输入的LUT，在深亚微米工艺下，在减小延迟方面也有改进。6输入的L U T可以实现很复杂的逻辑功能，但是6输入的LUT会造成极大的资源浪费。
发明内容
本发明所要解决的技术问题是，提供一种新型的FPGA结构，能够有效的降低数据传输延迟。
本发明解决所述技术问题采用的技术方案是，一种FPGA结构，由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。
进一步的说，所述C L B单元包括C L B和C B，C L B通过C B与
节点连接。在每一层环上，相邻节点之间设置SB，除了最外层的各层上各个各S B有一个连接端与位于相邻外层上的S B连接。同心环的中心为一个S B，与其相邻外层的各个S B连接。各节点为同心圆环状排列，或可等效于同心圆环状排列。
本发明的有益效果是，在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构在解决布线延迟方面所遇到的困难。
以下结合说明书附图和具体实施方式对本发明作进一步的说明。 附图说明
图1是作为现有技术的XILINX公司的阵列式FPGA结构示意图。 图2是本发明的实施例的示意图。
图3是本发明的实施例的等效示意图。
图4是实施例在原理上实现的示意图，带&符号的方框是实现四输入乘法的四个C L B，带+符号的是实现四输入加法的C L B。 图1～3中，长方形代表CB(连结块)，黑正方形代表CLB(可重配置逻辑块)，白正方形代表SB(开关块)。通道宽度未具体画出，只用连线代表各个模块之间的连接。
具体实施方式
参见图2。
本发明提供了一种新型的同心环状F P G A结构。该环形F P G A在外观上与现有的F P G A截然不同。如附图2所示，该F P G A新结构布线通道由若干同心的环形通道组成，C L B和S B呈环形排列，C B将C L B连入布线通道中，C B与C L B按照一定规律分布在特定的位置上。该结构独特的布局走向将产生低延迟特征。本发明将CLB、SB 和CB分别放在特定的位置上，独有的环形结构会有效的减小布线延迟。
作为一个实施例，如图2。本发明的FPGA结构由多个节点排列为同心环，各节点连接有C L B单元，各层环通过环上的S B对应连
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