[19]
中华人民共和国国家知识产权局
[12]发明专利申请公布说明书
[11]公开号CN 1942977A [43]公开日2007年4月4日
[21]申请号200580011319.3[22]申请日2005.02.09
[21]申请号200580011319.3
[30]优先权
[32]2004.02.13 [33]JP [31]037294/2004
[86]国际申请PCT/JP2005/001894 2005.02.09
[87]国际公布WO2005/078734 JA 2005.08.25
[85]进入国家阶段日期2006.10.13[71]申请人夏普株式会社
地址日本大阪府
共同申请人凸版印刷株式会社
[72]发明人前田贤吾 谷川明 西山增治 大堀庄一
平野诚 高岛洋 的场伸次 浅野正通
[74]专利代理机构中国专利代理(香港)有限公司代理人浦柏明 刘宗杰[51]Int.CI.G11C 16/32 (2006.01)G11C 11/4063 (2006.01)G01F 1/12 (2006.01)
H03H 11/26 (2006.01)
H03L 7/08 (2006.01)
权利要求书 2 页 说明书 29 页 附图 12 页
[54]发明名称
[57]摘要
钟的相位进行比较的相位比较电路和利用来自相位
的DLL电路，其具备下述单元：在脉冲串开始时，
将利用内部时钟的1个时钟周期的开始而被锁存为
逻辑“1”的第1信号通过伪延迟而输入到可变延迟
附加电路；以及利用可变延迟附加电路对通过伪延
迟而输入的第1信号的逻辑“1”的持续时间进行检
测直至内部时钟的1个时钟周期的结束为止，以持
续时间为基础来设定可变延迟附加电路的延迟量的
初始值。
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1.一种DLL电路，具有：伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元： 在脉冲串开始时，将上述内部时钟的1个时钟周期期间所输出的第1信
号通过上述伪延迟而输入到上述可变延迟附加电路；以及 利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的有效逻辑值的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
2.一种DLL电路，具有：伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元： 在脉冲串开始时，将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及
利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
3.一种DLL电路，具有：伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，
作为脉冲串开始时的初始化模式，
其具备下述单元：
将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信
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号通过上述伪延迟而输入到上述可变延迟附加电路；以及 利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值，
作为上述可变延迟附加电路中延迟量的初始设定后的锁定模式， 其具备：时钟输出单元，利用上述可变延迟附加电路使上述内部时钟延迟，并且在利用上述相位比较电路校正延迟量的同时，以1个时钟周期延迟生成与上述外部时钟同步的输出时钟。
4.如权利要求1至3中的任一项所述的DLL电路，其特征在于，在不进行读出工作时，使内部时钟和输出时钟完全停止，实现备用模式，并能够从读出工作开始在极短的期间内输出时钟。
5.如权利要求1至3中的任一项所述的DLL电路，其特征在于，还具备下述单元：根据来自在同一半导体芯片内准备的存储单元的输入信号，设定上述伪延迟电路的延迟值。
6.如权利要求1至3中的任一项所述的DLL电路，其特征在于，利用倒相电路和对电源电压具有与该倒相器相反特性的电路来构成上述可变延迟附加电路内的延迟元件。
7.如权利要求1至3中的任一项所述的DLL电路，其特征在于，通过不使上述可变延迟附加电路的延迟量调整的切换定时与内部时钟同步，而是使之与可变延迟附加电路的输出时钟同步，从而防止DLL 输出时钟发生故障。
8.一种延迟元件，其特征在于，包括倒相器和传输门，通过将具有与电源电压的增减呈相反依赖性的电位提供给该传输门的栅极输入，从而可将延迟时间相对于电源电压变动的变动抑制到最小限度。
9.一种可变延迟附加电路，其特征在于，由具备倒相器和钟控倒相器的延迟元件以及与该延迟元件成一对的寄存器构成，将在钟控倒相器成为停用的时刻的延迟信号的逻辑值自动地存储到该寄存器内。
10.一种相位比较电路，其特征在于，具备多级的倒相器和钟控倒相器，通过在以基准时钟使钟控倒相器为停用的时刻锁存延迟信号，从而来比较基准信号与延迟信号的相位。
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DLL电路
技术领域
本发明涉及半导体存储器，例如在闪速存储器中有用的D L L (Delay Locked Loop：延迟锁定环)电路。
背景技术
近年来，作为非易失性存储器，闪速存储器的需求急剧地扩大。在这样的状况下，读出速度的高速化也不断进展，并迫切需要在超过100MHz的时钟频率下的工作也实用化。因此，即使在闪速存储器中，用于消除内部时钟延迟的结构也变得必不可少。到目前为止，虽然尚未有以闪速存储器为对象的结构，但提供或提出了各种DLL(延迟锁定环)电路(例如，参照专利文献1)。
专利文献1：特开2001-326563号公报
以下，参照图17说明D L L电路的必要性。图17是表示D L L电路的必要性的图。
在本发明的D L L电路(后面将要叙述)中，以高速时钟(例如，133MHz)下的脉冲串(burst)同步工作为目标。可是，如图17(a)中所示，在外部时钟为133MHz、周期T＝7.5ns时，由于内部时钟延迟(约3～4n s)和D Q缓冲延迟(约5n s)，D Q输出的定时变慢，不能确保规格上的建立(setup)时间(0.5ns)。
因此，通过采用DLL电路，来消除内部时钟延迟等，确保DQ输出相对于外部时钟的建立时间。在该DLL电路中，如图17(b)所示，通过使在芯片内部延迟了的内部时钟进而推迟到下一个外部时钟，来消
除时钟的内部延迟。
为了使内部时钟推迟到下一个外部时钟的边沿，只要准备“周期T -内部时钟延迟”的延迟元件(D L L延迟)即可。但是，这只能在周期T恒定的情况下使用(内部时钟延迟+D L L延迟＝时钟周期T)。因此，为了进一步与多种周期相对应，如周期增大，则使DLL延迟增大，如周期减小，则使DLL延迟减小，只要进行这样的控制即可。为此，准备判定时钟周期的电路(相位比较电路)、通过相位比较电路的判
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定使延迟量可变的延迟电路(可变延迟附加电路)这两种电路，形成“内部时钟延迟+DLL延迟＝时钟的1个周期T”的状态。
参照图18说明用于实现上述功能的现有DLL电路。图18是表示DLL电路的现有例的图。
被提供给图18所示的D L L电路1000的内部时钟(内部C L K)与外部时钟相比，其定时被某种程度地推迟而输入(用符号1001表示的内部时钟延迟Δt)。如果使用此种时钟，则由于DQ的定时照原样推迟了内部时钟延迟的量(Δt)，所以有可能无法在外部取得建立。 因此，在DLL电路1000中使已推迟的时钟进一步推迟并使其与外部时钟同相，从而来消除内部时钟延迟。DLL电路1000对于内部时钟延迟，为了与多种周期相对应，而使用可变延迟附加电路1004。进而，在附加与内部时钟同等的伪延迟1002的
状态下，利用相位比较电路1003，与原本的内部时钟的相位相比较，并调整可变延迟附加电路1004的延迟量，使之同相(伪延迟+可变延迟＝1个周期)。在相位变为同相的时刻，扣除了伪延迟量(Δt’)的DLL时钟其内部延迟(＝伪延迟)被消除，变得与外部时钟同相。在图19中示出了定时图。 在图19中，用可变延迟附加电路1004调节延迟量，使得延迟时钟与内部时钟的相位一致(伪延迟+DLL延迟＝1个时钟周期)。在相位一致的时刻，成为“伪延迟(相当于内部时钟延迟)+DLL延迟＝周期T”，从延迟时钟减去伪延迟后的定时的DLL时钟变为与外部时钟同相。
在上述DLL电路中，因为基本上外部时钟频率是未知的，所以需要数次重复进行相位比较和校正，从而相位校正所花的时间必须是数10～数百周期。
但是，在目前的闪速存储器的规格中，需要从同步读出开始以数个时钟输出D Q，在上述D L L电路等现有的D L L电路中存在无法满足该规格的问题。或者，为了满足目前的闪速存储器的规格，而考虑了在备用时也输入外部时钟并一直在DLL电路中进行相位校正的方法，但如此则会产生白白增大了功耗的问题。
发明内容
因此，本发明的目的在于，提供一种可以产生从备用时以数个时
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