半导体元件及其制造方法与流程

1.本揭露是有关于一种半导体元件及其制造方法。

背景技术：

2.半导体元件被用于多种电子应用设备，诸如个人计算机、手机、数字相机、以及其他电子设备。半导体元件具体是透过依序沉积绝缘层或介电层、导电层以及半导体层在半导体基材上方并且透过光微影图案化这些多层以在其上形成电路元件以及元素而被制造。
3.半导体工业持续地透过持续地减少最小特征尺寸以提升多种电子元件(例如，晶体管、电阻、电容等)的整合密度，其将允许更多元件被整合在给定区域之中。然而，当最小尺寸被减少所额外产生的问题应当被解决。

技术实现要素：

4.一种制造半导体元件的方法包含：形成多个沟槽在基材的第一区域中；形成多层堆叠在基材的第一区域以及第二区域的上方，其中多层堆叠延伸入沟槽中，其中多层堆叠包含交替堆叠的至少一个第一半导体层以及至少一个第二半导体层；以及图案化多层堆叠以及基材以在第一区域中的多个第一鳍片上方形成多个第一纳米结构并且在第二区域中的多个第二鳍片上方形成多个第二纳米结构，其中沟槽位于相应的第一鳍片的对应者中。
5.一种制造半导体元件的方法包含：形成多个沟槽在基材的第一区域中；在h2中或h2以及n2的混和气体中退火基材；在退火后外延生长多个交替的第一半导体层以及第二半导体层在基材的第一区域以及第二区域的上方，其中交替的第一半导体层以及第二半导体层延伸入沟槽中；图案化交替的第一半导体层以及第二半导体层以在第一区域以及第二区域中形成多个纳米结构；以及形成多个栅极结构在位于第二区域中的纳米结构的各别部位的上方。
6.一种半导体元件包含基材、栅极结构、对准结构。基材具有切割区域以及晶片区域。栅极结构设置于晶片区域中。对准结构设置于切割区域中。对准结构包含多个鳍片以及多个纳米结构。鳍片自基材凸出。纳米结构设置在鳍片上方。每个纳米结构包含交替地堆叠的多个第一半导体层以及多个第二半导体层。
附图说明
7.当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭露的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
8.图1为根据本揭露的一些实施例绘示的半导体元件的俯视图；
9.图2为根据本揭露的一个实施例绘示的纳米fet的示例的三维视图；
10.图3a、图4a、图6a、图7a、图8a、图9a、图10a、图11、图12a、图13a、图14a、图15a、图16a、图17、图18a、图19a、图3b、图4b、图6b、图7b、图8b、图9b、图10b、图12b、图13b、图14b、图
15b、图16b、图18b、图19b以及图20为根据本揭露的一些实施例绘示的制造纳米fet的中间阶段的多个剖面侧视图；
11.图5为根据本揭露的一些实施例绘示的对准结构的俯视图。
12.【符号说明】
13.10:基材
14.10n:n型区域
15.10p:p型区域
16.12:第一遮罩层
17.14:第二遮罩层
18.20:基材对准结构
19.20’,105,1105:对准结构
20.22,1122:沟槽
21.30,32,48:图案化光阻层
22.40:多层堆叠
23.42,42a,42b,42c:第一半导体层
24.44,44a,44b:第二半导体层
25.46:第三半导体层
26.30a,32a,48a:第一部位
27.30b,32b,48b:第二部位
28.50,50a,50b,1150b:鳍片
29.50s,1150s:上表面
30.55,55a,55b,1155b:纳米结构
31.60:绝缘层
32.62:隔离特征
33.70:虚拟介电层
34.72:虚拟栅极层
35.80:源极/漏极特征
36.82:主要侧壁间隔物
37.85:凹槽
38.90:栅极介电层
39.92:栅极电极
40.100:半导体元件
41.101:晶圆
42.102:晶片区域
43.102a,102b,102c,102d:晶片
44.103:切割区域
45.a-a’,b-b’,c-c’:剖面线
46.d:深度
47.w1:第一宽度
48.w2:第二宽度
具体实施方式
49.以下揭露内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭露。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
50.另外，为了描述简单，可在本文中使用诸如“在
……
下面”、“在
……
下方”、“下部”、“在
……
上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
51.图1为根据本揭露的一些实施例绘示的半导体元件100的俯视图。在一些实施例中，半导体元件100包含晶圆101。晶圆101可以包含多个晶片区域102(亦称为主动区域)透过多个切割区域103彼此隔开。在一些实施例中，每个晶片区域102可以包含一个半导体元件。此种半导体元件可以包含晶体管诸如纳米fet、finfet、其他多栅极晶体管、平面晶体管、双极性晶体管、或其他类型的元件诸如电阻、电容、电感、二极管、保险丝、固态随机存取记忆体(static random-access memory,sram)及/或其他逻辑电路等。切割区域103也可以称为分割区域或隔离区域。在一些实施例中，晶圆101可以沿着切割区域103被分割以与晶片区域102彼此分开并且形成多个独立晶片。在一些实施例中，半导体元件100进一步包含对准结构105设置在切割区域103中。在一些实施例中，对准结构105可以被设置在晶圆101的其中一个边缘。在其他实施例中，对准结构105可以被设置在晶片区域102的多个角落。在另一些实施例中，对准结构105可以被设置在晶片区域102的多个边缘。对准结构105亦可以称为对准记号。在一些实施例中，当对准结构105被形成在切割区域103中时，对准结构105可以透过分割制成被损坏或摧毁。
52.在一些实施例中，每个晶片区域102包含一个或多个晶片。举例来说，在图1所绘示的多个实施例中，每个晶片区域102包含四个晶片，诸如晶片102a、102b、102c以及102d。在其他一些实施例中，每个晶片区域102可以根据设计需求包含多于或少于四个晶片。在一些实施例中，当每个晶片区域102包含多个晶片时，对准结构105可以被设置在晶片区域102中相邻的晶片之间。在此种实施例中，对准结构105不会在分割制程中被损坏或摧毁并保留在最终产品中。
53.图2为根据本揭露的一个实施例绘示的纳米fet(例如，纳米线fet、纳米片fet或其类似者)的示例的三维视图。纳米fet包含纳米结构55(例如纳米片、纳米线或其类似者)位于基材10(例如，半导体基材)上的鳍片50上方，其中纳米结构55作为纳米fet的通道区域。纳米结构55可以包含p型纳米结构、n型纳米结构或其组合。隔离特征62被设置在介于相邻鳍片50之间，其可以凸出在相邻隔离特征62之间的上方。虽然隔离特征62被描述/绘示为与
基材10分开，本为中所使用的术语“基材”可以指单独的半导体基材或结合半导体基材以及隔离特征的结合物。此外，虽然鳍片50的下部位与基材10被绘示为单一、连续的材料，鳍片50的下部位及/或基材10可以包含单一材料或多个材料。在本文中，鳍片50指在相邻隔离特征62之间的延伸部位。
54.栅极介电层90位于鳍片50的多个顶表面的上方并且沿着纳米结构55的多个顶表面、多个侧壁以及多个底表面。栅极电极92位于多个栅极介电层90上方。源极/漏极特征80被设置在栅极介电层90以及栅极电极92相对侧上的多个鳍片50上方。
55.图3a至图19b为根据本揭露的一些实施例绘示的在晶片区域102以及切割区域103中制造纳米fet的中间阶段的多个剖面侧视图。图3a、图4a、图6a至图10a、图11、图12a至图16a、图18a以及图19a根据绘示在晶片区域102中的剖面线a-a’所绘示。剖面线a-a’沿着栅极电极92的纵轴并且沿着一个方向，例如，垂直于介在图2中所绘示的纳米fet的源极/漏极特征80之间的电流流向的方向。图17根据绘示在晶片区域102中的剖面线b-b’所绘示。剖面线b-b’与剖面线a-a’平行并且延伸穿过图2中所绘示的纳米fet的源极/漏极特征80。图3b、图4b、图6b至图10b、图12b至图16b、图18b以及图19b根据绘示在切割区域103中的剖面线c-c’所绘示。剖面线c-c’沿着平行剖面线a-a’的方向并且延伸穿过切割区域103。
56.参照图3a以及图3b，基材10具有晶片区域102并且提供切割区域103。基材10可以是半导体基材，诸如块材半导体、绝缘层上覆半导体(semiconductor-on-insulator,soi)或其类似者，其可以被掺杂(例如，利用p型或n型掺杂物)或未被掺杂。基材10可以是晶圆，诸如硅晶圆。一般来说，soi基材是形成在一层绝缘层上的一层半导体层。绝缘层可以是，举例来说，埋入式氧化(buried oxide,box)层、氧化硅层或其类似者。绝缘层被提供在基材上，特别指硅或玻璃基材。其他基材，诸如多层或梯度基材，亦可以被使用。在一些实施例中，基材10的半导体材料可包含硅；锗；半导体化合物包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；包含硅锗的合金半导体、砷化镓磷化物、砷化铟铝、砷化铝镓、砷化铟镓、磷化铟镓及/或砷化镓铟磷化物；或其组合。
57.参照图4a以及图4b，根据本揭露的一些实施例，第一遮罩层12被形成在基材10上方。根据本揭露的一些实施例，第二遮罩层14被形成在第一遮罩层12的上方。第一遮罩层12可以包含氧化层(例如，氧化硅)。举例来说，第一遮罩层12可以包含热生长氧化物，透过化学气相沉积(chemical vapor deposition,cvd)所沉积的氧化物及/或透过原子层沉积(atomic layer deposition,ald)所沉积的氧化物。仅作为其中一个示例，第一遮罩层12可以具有介于约2nm至约30nm之间的厚度，或介于约5nm至约10nm之间的厚度。在一些实施例中，第二遮罩层14包含氮化硅、氮化铝或其他合适的材料。第二遮罩层14可以透过cvd、电浆增强cvd(plasma-enhanced cvd,pecvd)或其他合适的沉积技术而被沉积。在一些实施例中，第二遮罩层14可以具有介于约1nm至约100nm之间的厚度。
58.蚀刻制程接着被施加以形成基材对准结构20。基材对准结构20可以包含多个沟槽22在基材10中。蚀刻制程可以包含非等向性蚀刻制程诸如，反应离子蚀刻或离子束蚀刻。在一些实施例中，每个沟槽22具有深度d在约50nm至约250nm之间，或在约80nm至约100nm之间。在一些实施例中，沟槽22具有约10:1至约1:1的深宽比，或举例来说，约5:2的深宽比。第二遮罩层14可以在基材对准结构20形成之后被移除。
59.图5为根据本揭露的一些实施例绘示的基材对准结构20的俯视图。在一些实施例
中，基材对准结构20包含区域20a、20b、20c以及20d。在一些实施例中，基材对准结构20的区域20a以及20c可以具有相同的第一图案。在一些实施例中，基材对准结构20的20b以及20d可以具有相同的第二图案，在一些实施例中，90度旋转后的第一图案将类似于第二图案。基材对准结构20具有第一宽度w1以及第二宽度w2。在一些实施例中，第一宽度w1等于第二宽度w2。在一些其他实施例中，第一宽度w1不同于第二宽度w2。在一些实施例中，第一宽度w1介于约50nm至约1000nm之间。在一些实施例中，第二宽度w2介于约50nm至约1000μm之间。在一些实施例中，w1/w2的比例约等于1。透过在随后的光微影制程中将光遮罩对准基材对准结构20，将可以减少配准误差并且覆盖误差。
60.在图6a以及图6b中，合适的井被形成在基材10中。在一些实施例中，p型井被形成在n型区域10n中，并且n型井被形成在p型区域10p中。在一些其他实施例中，p型井以及n型井皆被形成在n型区域10n以及p型区域10p中。在具有不同型的井的实施例中，n型区域10n以及p型区域10p的不同布植步骤可以利用光微影或其他遮罩被达成。举例来说，参照图6a以及图7a，第一光微影步骤被执行以图案化位于n型区域10n中的p型井。第二光微影步骤被执行以图案化位于p型区域10p中的n型井。应当理解的是，第一光微影步骤以及第二光微影步骤可以以任何顺序被执行，举例来说，位于p型区域10p中的n型井可以在位于n型区域10n中的p型井之前被布植。
61.执行第一光微影步骤可以包含形成光阻层在基材10上方、根据光遮罩图案暴露光阻层、执行预先暴露烘烤制程以及显影光阻层以形成图案化光阻层30。在一些实施例中，如图6a以及图6b中所绘示，图案化光阻层30具有位于晶片区域102中的第一部位30a以及位于切割区域103中的第二部位30b。图案化光阻层30的第二部位30b可以沉积在沟槽22上方并且具有对齐沟槽222的多个凸出物并且凸出在基材10上方。图案化光阻层30的第二部位30b可以用于推断位于晶片区域102中的图案化光阻层30(例如，p型布植遮罩)的第一部位30a的正确位置。举例来说，位于晶片区域102中的图案化光阻层30的第一部位30a的位置偏移可以透过测量介于图案化光阻层30的第二部位30b以及基材对准结构20之间的重叠位置的偏移以被推断。
62.在图案化光阻层30被形成之后，离子布植制程被执行在n型区域10n中以形成p型井，同时p型区域10p将透过被图案化光阻层30遮盖而被保留。出于示例性，透过离子布植制程进入p型井的p型掺杂物可以包含硼、铝、镓、铟或其他p型受体材料。在离子布植制程之后，图案化光阻层30可以被移除，例如，透过溶剂、抗蚀剂、灰化或其他合适技术。被布植在n型区域10n的p型掺杂物的剂量等于或少于10
15
cm-2
，之如介于约10
12
cm-2
至约10
15
cm-2
之间。在一些实施例中，p型掺杂物可以以约1kev至约10kev之间的布植能量被布植。
63.随后，在一些实施例中，第二光微影制程被执行，第二光微影制程可以包含形成光阻层在基材10上方、根据光阻图案暴露光阻层、执行预先暴露烘烤制程以及显影光阻层以形成图案化光阻层32。在一些实施例中，如图7a以及图7b中所绘示，图案化光阻层32具有位于晶片区域102中的第一部位32a以及位于切割区域103中的第二部位32b。图案化光阻层32的第二部位32b可以被沉积在沟槽22上方并且具有多个凸出物与沟槽22对齐并且凸出在基材10上方。图案化光阻层32的第二部位32b可以用于推断位于晶片区域102中的图案化光阻层32(例如，n型布植遮罩)的第一部位32a的正确位置。举例来说，位于晶片区域102中的图案化光阻层32的第一部位32a的位置偏移可以透过测量介于图案化光阻层32的第二部位
32b以及基材对准结构20之间的重叠位置的偏移以被推断。
64.在图案化光阻层32被形成之后，离子布植制程被执行在p型区域10p中以形成n型井，同时n型区域10n将透过被图案化光阻层32遮盖而被保留。出于示例性，透过离子布植制程进入n型井的n型掺杂物可以包含硼、铝、镓、铟或其他n型施体材料。在离子布植制程之后，图案化光阻层32可以被移除，例如，透过溶剂、抗蚀剂、灰化或其他合适技术。被布植在p型区域10p的n型掺杂物的剂量等于或少于10
15
cm-2
，之如介于约10
12
cm-2
至约10
15
cm-2
之间。在一些实施例中，n型掺杂物可以以约1kev至约10kev之间的布植能量被布植。
65.在执行n型区域10n以及p型区域10p的布植制程之后，退火制程被执行以使被布植的p型及/或n型掺杂物活跃起来。退火制程可以在包含空气以及氧气的大气环境中被执行。退火制程可以在温度约1000℃至约1250℃之间的温度被执行约1秒至约30秒。根据本揭露的一些实施例，第一遮罩层12透过在布植制程之后并且在退火制程之前或之后的湿式蚀刻而被移除。
66.参照图8a以及图8b，根据本揭露的一些实施例，多层堆叠40包含第一半导体层42a、42b、42c(被总称为第一半导体层42)以及第二半导体层44a、44b(被总称为第二半导体层44)的附加层，被形成在基材10上方以及沟槽22中。在图8a以及图8b中，仅出于绘示的目的所绘示的多层堆叠40包含三层第一半导体层42a、42b、42c以及两层第二半导体层44a、44b交替地堆叠。在图8a以及图8b中所绘示的第一半导体层42以及第二半导体层44的数目仅只为示例。其他数目亦可以被使用并且皆被包含在本揭露的范围中。
67.多层堆叠40中的每一层可以通过快速热化学气相沉积(rapid thermal chemical vapor deposition,rtcvd)、金属有机化学气相沉积(metal-organic chemical vapor deposition,mocvd)、气相外延(vapor phase epitaxy,vpe)、分子束外延(molecular beam epitaxy,mbe)或其他合适的方法被外延生长。举例来说，在一个实施例中，第一半导体层42a是附加层的底层，如图8a以及图8b中所绘示，第一半导体层42a自基材10的上表面以及沟槽中被外延生长；第二半导体层44a被外延生长在第一半导体层42a的上表面的上方；另一个第一半导体层42b被外延生长在第二半导体层44a的上表面的上方；并且其他半导体层被交替地外延生长在第一半导体层42b上方。在一些实施例中，第一半导体层42a、42b、42c以及第二半导体层44a、44b被保形地形成在基材10上方以及沟槽22中，因此具有实质上相同于沟槽22(即，基材对准结构20)的轮廓线。
68.在一些实施例中，第一半导体层42被以不同于基材10的材料的第一半导体材料所形成。在一些实施例中，第一半导体材料进一步具有低于约1.1ev的能隙。举例来说，第一半导体材料可以是硅锗，其锗原子浓度介于约20％至约70％之间。在一些实施例中，每个第一半导体层42a、42b、42c具有介于约1nm至约50nm之间的厚度。在一些实施例中，第二半导体层44被以不同于第一半导体层42的材料的第二半导体材料所形成。此外，第一半导体材料以及第二半导体材料可以为对彼此具有高蚀刻选择性的材料。如此一来，在后续流程中，由第一半导体材料所形成的第一半导体层42可以在不显著移除由第二半导体材料所形成的第二半导体层44的情况下被移除，亦包含两者相反的情况。在一些实施例中，第二半导体层44以及基材10具有相同材料。在一些实施例中，第二半导体层44的材料包含硅、碳化硅或其类似者。根据本揭露的一些实施例，每个第二半导体层44a、44b具有介于约1nm至约50nm之间的厚度。
69.在图9a以及图9b中，根据本揭露的一些实施例，第三半导体层46被形成在多层堆叠40的上方。如图9b所示，多层堆叠40可以不完全地填充沟槽22并且沟槽22可以被第三半导体层46所填充。第三半导体层46可以以第二半导体材料所形成并且可以透过相同于形成第二半导体材料的方法而被形成。在一些实施例中，第三半导体层46具有足够厚以完全填充沟槽22的厚度。举例来说，第三半导体层46可以具有介于约1nm至100nm之间的厚度。
70.参照图10a以及图10b，平坦化制程被执行。在一些实施例中，平坦化制程包含化学机械抛光(chemical mechanical polishing,cmp)制程或其他合适的任何蚀刻制程。根据本揭露的一些实施例，平坦化制程移除位于沟槽22外的第三半导体层46。在一些实施例中，位于切割区域103中沟槽22外部的第三半导体层46的一部位以及所有位于晶片区域102中的第三半导体层46皆被移除，暴露多层堆叠40并且留下实质上平坦的位于沟槽22中的第三半导体层46的上表面。如图10a以及图10b所示，此种第三半导体层46的平坦上表面可以与在沟槽22外部的多层堆叠40的上表面实质上齐平，如同位于沟槽22外部的第一半导体层42c的上表面的位置。在一些实施例中，在图10a以及图10b所绘示的实施例中，第一半导体层42c可以作为抛光终止点。在本文中，沟槽22以及被填充在沟槽22中并位于其上方的第一半导体层42、第二半导体层44、第三半导体层46被总称为对准结构105。
71.应当理解的是，在一些实施例中，退火制程被执行以在形成多层堆叠40之前圆化沟槽22的底部角落。退火制程可以使得沟槽1122具有多个圆形角落。圆形角落可以减轻或避免在多层堆叠40中或者既约多层堆叠40与第三半导体层46之间交替的多层发生堆叠错误。举例来说，在图11中显示形成具有圆化沟槽1122的对准结构1105。对准结构1105可以包含被形成在圆化沟槽1122中的第一半导体层42、第二半导体层44、第三半导体层46。根据本揭露的一些实施例，圆化沟槽1122的多个角落的退火制程在包含h2或者包含h2与n2混合气体的环境下被执行。举例来说，退火制程在h2或者h2与n2混合气体中被执行。在一些实施例中，圆化沟槽1122的多个角落的退火制程在相较于使位于p型/n型井中的p型/n型掺杂物被活化的退火制程的更低温度而被执行。在一些实施例中，圆化沟槽1122的多个角落的退火制程在约700℃至约1200℃的温度被执行约1秒至约600秒。举例来说，图20绘示此种具有圆化沟槽1122的实施例的最终结构。
72.在图12a以及图12b中，图案化光阻层48透过一个或多个光微影步骤被形成在多层堆叠40上方。光微影步骤可以包含形成光阻层在位于晶片区域102以及切割区域103中的多层堆叠40上方、根据光阻图案暴露光阻层、执行预先暴露烘烤制程以及显影光阻层以形成图案化光阻层48。在一些实施例中，如图12a以及图12b中所示，图案化光阻层48具有位于晶片区域102中的第一部位48a以及位于切割区域103中的第二部位48b。根据本揭露的一些实施例，图案化光阻层48的第一部位48a用以定义位于晶片区域102中的鳍片50以及纳米结构55a。图案化光阻层48的第二部位48b可以被沉积在对准结构20’上方并且与对准结构20’对齐。图案化光阻层48的第二部位48b可以用于推断图案化光阻层48的第一部位48a(例如，定义鳍片50以及纳米结构55a的遮罩)在晶片区域102中的正确位置。举例来说，晶片区域102中的图案化光阻层48的第一部位48a的位置偏移可以透过测量介于图案化光阻层48的第二部位48b与对准结构20’之间的重叠位置偏移而被推断。一般来说，光微影制程亦可以被施加双图案化或多图案化制程。在一些测量到大于预定值或制成窗口的图案化光阻层48的重叠位置偏移的实施例中，图案化光阻层48可以被移除并且形成图案化光阻层48的步骤可以
再次被执行。
73.在一些实施例中，因为第一半导体层42以及第二半导体层44被保形地形成在基材10上方并且沿着沟槽22，沟槽22的轮廓线可以透过侦测第一半导体层42或第二半导体层44的轮廓线而被测量，因此对准结构20’(例如，沟槽22)的位置的轮廓线精确度将可以相较于具有被半导体材料的厚层(例如，硅层或氧化硅)所填充的沟槽22的对准结构而被提升。填充在沟槽22的厚层将会影响沟槽22轮廓线的测量精确度以及敏锐度，因为用以测量沟槽22轮廓线的侦测光将会被厚层所吸收，特别是当厚层与基材以相同材料被形成时。在一些实施例中，形成具有不同于基材10材料的一个或多个薄层(例如，第一半导体层42)可以减少或避免这个问题。举例来说，在一个实施例中，第一半导体层42a以硅锗被形成并且第二半导体层44a、44b与第三半导体层46被以硅形成，实质上的所有侦测光皆可以穿过第二半导体层44与第三半导体层46以到达最底层的多层堆叠40、第一半导体层42a。因为第一半导体层42具有低于1.1ev的能隙，第一半导体层42可以被波长大于1.1μm的光所侦测，并且不被用于纳米fet通道层中的其他薄的硅层(例如，第二半导体层44a、44b与第三半导体层46)所吸收。因此，具有此种组成的对准结构20’，准确的沟槽22剖面线以及在对准结构20’与用于定义鳍片50以及纳米结构55的光阻图案之间准确的重叠位置偏移将可以被测量。
74.在一些实施例中，第一半导体层42或第二半导体层44可以作为晶片区域102中的纳米结构的通道层。因此，对准结构20’可以在不添加额外层的状态下被形成并且可以轻易地被整合进入任何半导体元件以及其制造制程中。在进一步的实施例中，由于第三半导体层46的形成，图案化光阻层48的第二部位48b可以立足于平坦的上表面，其将可以减少图案因为沉积在不均匀表面上所造成的形变的机率。
75.在图13a以及图13b中，根据本揭露的一些实施例，在晶片区域102中的鳍片50a以及纳米结构55a以及在切割区域103中的鳍片50b以及纳米结构55b透过图案化制程被形成。鳍片50a、50b以及纳米结构55a、55b可以透过根据图案化光阻层48的第一部位48a以及第二部位48b蚀刻基材10。在图13a中，每个鳍片50a具有实质上平坦的上表面，并且对应的纳米结构55a包含设置在鳍片50a的平坦上表面上方的第一半导体层42以及第二半导体层44。鳍片50a可以自基材10被形成并且具有与基材10相同的材料。应当注意的是，在图13a中为了绘示的目的，鳍片50a以及纳米结构55a具有实质上相等的宽度。在一些实施例中，在n型区域10n的鳍片50a的宽度将可以大于或小鱼在p型区域10p的鳍片50a的宽度。进一步来说，当每个鳍片50a以及纳米结构55a被绘示以始终具有相等宽度，在其他实施例中，鳍片50a及/或纳米结构55a可以具有锥形侧壁使得每个鳍片50a及/或纳米结构55a的宽度持续地在一个方向上朝向基材10增加。在此种实施例中，鳍片50a以及位于鳍片50a上方的对应纳米结构55a可以具有不同的宽度并且是梯形的。
76.在图13b中，在本揭露的一些实施例中，沟槽22被设置在对应的其中一个鳍片50b的上方。每个鳍片50b可以具有与沟槽22的轮廓线相等的上表面。举例来说，每个鳍片50b可以具有凹陷上表面50s。凹陷上表面50s可以具有深度d介于约50nm至约250nm之间，或者介于约80nm至约100nm之间。在一些实施例中，因为第一半导体层42、第二半导体层44、第三半导体层46被形成在沟槽22中，第一半导体层42、第二半导体层44以及纳米结构55b的底表面被保形地形成在鳍片50b的凹陷上表面50s。鳍片50b自基材10被形成并且具有与基材10相同的材料。在一些实施例中，图案化光阻层48可以被移除，例如，透过溶剂、抗剥离剂、灰化
或其他合适的技术。在本文中，纳米结构55b以及鳍片50b被总称为对准结构105。
77.在图14a以及图14b中，绝缘层60被沉积在基材10、鳍片50a、50b以及纳米结构55a、55b的上方。绝缘层60可以是氧化物，诸如氧化硅、氮化物、其类似者或其组合，并且可以透过高密度电浆cvd(high-density plasma cvd,hdp-cvd)、可流动cvd(flowable cvd,fcvd)、其类似者或其组合而被形成。以任何可被接受的制程被形成的其他绝缘材料亦可以被使用。在绘示的实施例中，绝缘材料为透过fcvd制程形成的氧化硅。在绝缘层60被形成后退火制程可以被执行。虽然绝缘材料被绘示为单一层，一些实施例可以应用为多层。举例来说，在一些实施例中，衬垫层(并未分开绘示)可以首先沿着基材10、鳍片50a与50b以及纳米结构55a与55b的表面被形成。在此之后，填充材料，诸如前述所讨论的材料，可以被形成在衬垫层上方。
78.在图15a以及图15b中，移除制程被施加在位于晶片区域102中的绝缘层60上以邻近鳍片50a形成隔离特征62。在一些实施例中，隔离特征62为浅沟槽隔离(shallow trench isolation,sti)特征。根据本揭露的一些实施例，移除制程包含移除位于晶片区域102中的纳米结构55a上方以及与其相邻处的多余绝缘层60，但同时又不移除位于切割区域103中的纳米结构55b上方以及与其相邻处的绝缘层60。在一些实施例中，移除制程可以是回蚀制程或回蚀制程与cmp制程的组合。在一些实施例中，光阻层可以在执行移除制程之前被施加在切割区域103的上方，并同时暴露晶片区域102。
79.在图16a以及图16b中，虚拟介电层70被形成在位于晶片区域102中的鳍片50a及/或纳米结构55a的上方。根据本揭露的一些实施例，虚拟介电层70可以是，举例来说，氧化硅、氮化硅、其组合或其类似者，并且可以被沉积或被热生长。虚拟栅极层72被形成在虚拟介电层70上方。虚拟栅极层72可以被沉积在虚拟介电层70上方并且平坦化，诸如透过cmp。虚拟栅极层72可以是导体材料或非导体材料并且可以被选择自包含非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物与金属的体。虚拟栅极层72可以透过物理气相蚀刻(physical vapor deposition,pvd)、cvd、溅射沉积、或其他用于沉积选定材料的技术而被沉积。虚拟栅极层72可以被相对于隔离特征62的蚀刻具有高蚀刻选择性的其他材料所制成。应当注意的是，为了绘示的目的，虚拟介电层70被绘示以仅覆盖鳍片50a以及纳米结构55a。在一些实施例中，虚拟介电层70可以被沉积使得虚拟介电层70覆盖隔离特征62，使得虚拟介电层70在虚拟栅极层72与隔离特征62之间延伸。
80.参照图17，源极/漏极特征80被形成在纳米结构55a的相对侧。在一些实施例中，源极/漏极特征80透过自基材10上纳米结构55a的相对侧外延生长半导体材料层而被形成。在一些实施例中，鳍片50a以及纳米结构55a未被虚拟栅极层72覆盖的部分被蚀刻以在多个隔离特征62之间产生凹槽。在一些实施例中，源极/漏极特征80被外延生长在多个凹槽中并且在多个隔离特征62上方，如图17所绘示。在一些实施例中，虚设侧壁间隔物(未绘示于图中)可以在外延成长源极/漏极之前被形成并且在外延成长源极/漏极之后被移除。此外，在一些实施例中，主要侧壁间隔物82可以被形成，如上文所描述的，在外延成长源极/漏极之后。在一些实施例中，源极/漏极特征80可以被形成在p型区域10p以提供pmosfet，并且源极/漏极特征80包含在通道区域中施加拉伸应变的材料，诸如硅、sic、sicp、sip或其类似者。在一些实施例中，源极/漏极特征80可以被形成在n型区域10n中以提供nmosfet，并且源极/漏极
特征80包含在通道区域中施加压缩应变的材料，诸如sige、sigeb、ge、gesn或其类似者。源极/漏极特征80可以具有自多个鳍片的对应表面升起的多个表面并且其可以具有多个刻面。在一些实施例中，在源极/漏极特征80形成之后，退火制程可以被执行以活化源极/漏极特征80中的掺杂物。如图17所绘示，根据本揭露的一些实施例，源极/漏极特征80被彼此分离。在一些实施例中，一些源极/漏极特征80可以被合并或物理性地彼此连接。
81.在图18a以及图18b中，虚拟栅极层72以一个或多个蚀刻步骤被移除使得凹槽85被形成在晶片区域102中。位于凹槽85中的虚拟介电层70的多个部分亦被移除。在一些实施例中，虚拟栅极层72以及虚拟介电层70透过非等向性干式蚀刻制程被移除。举例来说，蚀刻制程可以包含利用(多个)反应气体的干式蚀刻制程，诸如反应离子蚀刻。每个凹槽85暴露及/或覆盖位于晶片区域102中的纳米结构55a。在移除的过程中，在虚拟栅极层72被蚀刻时，虚拟介电层70可以做为蚀刻停止层。虚拟介电层70可以在虚拟栅极层72被移除之后接着被移除。
82.在图18a以及图18b中，位于晶片区域102中的第一半导体层42可以被移除，并且位于晶片区域102中的第二半导体层44可以被保留并且将会作为纳米fet的n型区域10n以及p型区域10p中的通道区域。在此种实施例中，n型区域10n以及p型区域10p中的通道区域可以具有相同材料组成(例如，硅或另一种半导体材料)。四甲基氢氧化铵(tetramethylammonium hydroxide,tmah)、氢氧化铵(ammonium hydroxide,nh4oh)或其类似者可以被用于移除第一半导体层42。
83.在其他实施例中，位于n型区域10n以及p型区域10p中的第二半导体层44将会被移除(未绘示于图中)。此外，位于n型区域10n以及p型区域10p中的第一半导体层42将被保留并且将会作为纳米fet的p型区域10p以及n型区域10n中的通道区域。
84.在图19a以及图19b中，栅极介电层90以及栅极电极92被形成以替代多个栅极。栅极介电层90被保形地沉积在凹槽85中。在绘示的实施例中，栅极介电层90可以被形成在多个鳍片50a的多个顶表面以及多个侧壁上以及多个纳米结构55a的多个顶表面、多个侧壁以及多个底表面上，举例来说，在第二半导体层44的多个顶表面、多个侧壁以及多个底表面上。
85.根据本揭露的一些实施例，栅极介电层90包含一个或多个介电层，诸如氧化物、金属氧化物、其类似者或其组合。举例来说，在一些实施例中，栅极介电层90可以包含氧化硅层以及位于氧化硅层上方的金属氧化层。在一些实施例中，栅极介电层90包含高k值介电材料，并且在这些实施例中，栅极介电层90可以具有大于约7.0的k值，并且其可以包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅及其组合所形成的硅酸盐。栅极介电层90的形成方法可以包含分子束沉积(molecular-beam deposition,mbd)、ald、pecvd以及其类似者。
86.在n型区域10n以及p型区域10p中形成栅极介电层90可以同时发生，使得在n型区域10n以及p型区域10p中的栅极介电层90以相同材料被形成，并且形成栅极电极92亦可以同时发生，使得在n型区域10n以及p型区域10p中的栅极电极92以相同材料被形成。在一些实施例中，在n型区域10n以及p型区域10p中的栅极介电层90可以透过不同的制程被形成，使得栅极介电层90可以具有不同的材料及/或具有不同数目的子层，及/或在n型区域10n以及p型区域10p中的栅极电极92可以透过不同的制程被形成，使得在n型区域10n以及p型区域10p中的栅极电极92可以具有不同的材料及/或具有不同数目的子层。在使用不同的制程
时，多种遮罩步骤可以被用于覆盖及暴露适当的区域。
87.在填充凹槽85之后，平坦化制程，诸如cmp，可以被执行以移除栅极介电层90以及栅极电极92的多个部分。栅极介电层90以及栅极电极92的剩余的多个部分因此形成最终纳米fet的替代栅极结构。栅极介电层90以及栅极电极92可以被总称为“栅极结构”。
88.图20为根据本揭露的一些实施例绘示的图2中绘示的纳米fet沿着剖面线c-c’的剖面侧视图。在图20中，相同的元件符号表示以如图3a至图19b中类似制程所形成的类似元素。举例来说，这些实施例中的纳米fet可以具有多个对准结构1105，并且每个对准结构1105可以包含纳米结构1155b设置在鳍片1150b上方。纳米结构1155b类似于前文所讨论的纳米结构55b，并且鳍片1150b类似于前文所讨论的鳍片50b，其中鳍片1150b具有圆化凹陷上表面1150s。纳米结构1155b具有底表面保形在圆化凹陷上表面1150s上。圆化凹陷上表面1150s可以减轻或避免堆叠错误发生在纳米结构1155b中交替的多层中。
89.在一个实施例中，一种制造半导体元件的方法包含:提供具有第一区域以及第二区域的基材；形成多个沟槽在基材的第一区域中；形成多层堆叠在基材上方并且在沟槽中；以及图案化多层堆叠以及基材以在第一区域中的多个第一鳍片上方形成多个第一纳米结构并且在第二区域中的多个第二鳍片上方形成多个第二纳米结构，并且多个沟槽位于相应的第一鳍片的对应者中。在一些实施方式中，方法进一步包含形成绝缘层位于第一纳米结构以及第二纳米结构上方；以及蚀刻位于第二区域中的绝缘层但不蚀刻位于第一区域中的绝缘层。在一些实施方式中，绝缘层暴露在第二区域中的第二纳米结构，并且方法进一步包含形成各别栅极结构于绝缘层上方并且横跨第二纳米结构。在一些实施方式中，方法进一步包含在形成栅极结构之前，移除位于第二区域中的第一半导体层但不移除位于第一区域中的第一半导体层。在一些实施方式中，至少第二半导体层与基材为相同材料。在一些实施方式中，第一区域为切割区域。在一些实施方式中，每个沟槽具有介于50nm至250nm的范围的深度。在一些实施方式中，方法进一步包含：形成第三半导体层在第一区域以及第二区域中的多层堆叠的上方，其中第三半导体层延伸入沟槽中；以及执行抛光制程，其中在抛光制程后位于第一区域中的第三半导体层的上表面与多层堆叠的上表面对齐。在一些实施方式中，抛光制程包含完整地移除位于第二区域中的第三半导体层。在一些实施方式中，抛光制程包含利用第一半导体层或第二半导体层作为抛光停止层。在一些实施方式中，方法进一步包含在形成多层堆叠之前圆化沟槽的多个角落。在一些实施方式中，圆化沟槽的角落包含在h2中或h2以及n2的混和气体中形成多层堆叠之前，在基材上执行退火制程。
90.在另一个实施例中，一种制造半导体元件的方法包含:形成多个沟槽在基材的第一区域中；在h2中或h2以及n2的混和气体中退火基材；在退火后外延生长多个交替的第一半导体层以及第二半导体层在基材的第一区域以及第二区域的上方，其中交替的第一半导体层以及第二半导体层延伸入沟槽中；图案化交替的第一半导体层以及第二半导体层以在第一区域以及第二区域中形成多个纳米结构；以及形成多个栅极结构在位于第二区域中的纳米结构的各别部位的上方。在一些实施方式中，方法进一步包含在形成沟槽之前，在包含氧气的大气环境中退火基材。在一些实施方式中，在h2中或h2以及n2的混和气体中退火基材的步骤在相较于在包含氧气的大气环境中退火基材的步骤更低的温度被执行。
91.在又另一个实施例中，一种半导体元件包含：具有切割区域以及晶片区域的基材、设置于晶片区域中的栅极结构以及设置于切割区域中的对准结构。对准结构包含：自基材
凸出的多个鳍片以及设置在鳍片上方的多个纳米结构，其中每个纳米结构包含交替地堆叠的多个第一半导体层以及多个第二半导体层。在一些实施例中，每个鳍片具有凹陷上表面。在一些实施例中，凹陷上表面为圆弧表面。在一些实施例中，第一半导体层以及第二半导体层是位于鳍片的各别凹陷上表面上方的多个保形层。在一些实施例中，凹陷上表面具有介于50nm至250nm的范围的深度。
92.前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭露的态样。熟悉此项技术者应了解，他们可容易地使用本揭露作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭露的精神及范畴，且他们可在不脱离本揭露的精神及范畴的情况下于本文作出各种改变、代替及替换。

技术特征：

1.一种制造半导体元件的方法，其特征在于，该方法包含：形成多个沟槽在一基材的一第一区域中；形成一多层堆叠在该基材的该第一区域以及一第二区域的上方，其中该多层堆叠延伸入该些沟槽中，其中该多层堆叠包含交替堆叠的至少一第一半导体层以及至少一第二半导体层；以及图案化该多层堆叠以及该基材以在该第一区域中的多个第一鳍片上方形成多个第一纳米结构并且在该第二区域中的多个第二鳍片上方形成多个第二纳米结构，其中该些沟槽位于相应的该些第一鳍片的对应者中。2.如权利要求1所述的制造半导体元件的方法，其特征在于，进一步包含：形成一绝缘层位于该第一纳米结构以及该第二纳米结构上方；以及蚀刻位于该第二区域中的该绝缘层但不蚀刻位于该第一区域中的该绝缘层。3.如权利要求1所述的制造半导体元件的方法，其特征在于，该至少一第二半导体层与该基材为一相同材料。4.如权利要求1所述的制造半导体元件的方法，其特征在于，该第一区域为一切割区域。5.如权利要求1所述的制造半导体元件的方法，其特征在于，进一步包含：形成一第三半导体层在该第一区域以及该第二区域中的该多层堆叠的上方，其中该第三半导体层延伸入该些沟槽中；以及执行一抛光制程，其中在该抛光制程后位于该第一区域中的该第三半导体层的一上表面与该多层堆叠的一上表面对齐。6.如权利要求1所述的制造半导体元件的方法，其特征在于，进一步包含在形成该多层堆叠之前圆化该些沟槽的多个角落。7.一种制造半导体元件的方法，其特征在于，该方法包含：形成多个沟槽在一基材的一第一区域中；在h2中或h2以及n2的一混和气体中退火该基材；在退火后外延生长多个交替的第一半导体层以及第二半导体层在该基材的该第一区域以及一第二区域的上方，其中该些交替的第一半导体层以及第二半导体层延伸入该些沟槽中；图案化该些交替的第一半导体层以及第二半导体层以在该第一区域以及该第二区域中形成多个纳米结构；以及形成多个栅极结构在位于该第二区域中的该些纳米结构的各别部位的上方。8.如权利要求7所述的制造半导体元件的方法，其特征在于，进一步包含在形成该些沟槽之前，在包含氧气的一大气环境中退火该基材。9.一种半导体元件，其特征在于，包含：一基材，具有一切割区域以及一晶片区域；一栅极结构，设置于该晶片区域中；以及一对准结构，设置于该切割区域中，其中该对准结构包含：多个鳍片，自该基材凸出；以及多个纳米结构，设置在该些鳍片上方，其中每一该些纳米结构包含交替地堆叠的多个
第一半导体层以及多个第二半导体层。10.如权利要求9所述的半导体元件，其特征在于，每一该些鳍片具有一凹陷上表面。

技术总结

一种半导体元件及其制造方法被提供。此方法包含:提供具有第一区域以及第二区域的基材；形成多个沟槽在基材的第一区域中；形成多层堆叠在基材上方并且在沟槽中；以及图案化多层堆叠以及基材以在第一区域中的多个第一鳍片上方形成多个第一纳米结构并且在第二区域中的多个第二鳍片上方形成多个第二纳米结构，其中多层堆叠包含第一半导体层的至少一者以及第二半导体层中的至少一者交替地堆叠，并且多个沟槽位于相应的第一鳍片的对应者中。多个沟槽位于相应的第一鳍片的对应者中。多个沟槽位于相应的第一鳍片的对应者中。