张健，吴倩文，高泽峰，周志刚
(杭州电子科技大学电子信息学院袁浙江杭州310018)
摘要：针对毫米波通信的高速率和低时延设计要求，设计实现1/2码率(2,1,7)卷积码的低时延译码。采用高度并行优化实现框架、低延时的最小值选择方式，获得Viterbi硬判决译码算法的输出遥利用基于Xilinx公司的Artix7-xc7a200t芯片综合后，译码器的数据输出延时约89个时钟周期，最高工作频率可达203.92MHz遥结果表明，该译码器可支持吉比特级的数据传输速率，实现了低延时、高速率的编译码器遥 关键词：毫米波通信；卷积码；Viterbi译码；system generator
中图分类号：TN911.22文献标识码：A DOI:10.16157/j.issn.0258-7998.201025
中文引用格式：张健袁吴倩文，高泽峰袁等.卷积编码及Viterbi译码的低时延FPGA设计实现[J].电子技术应用，2021,47 (6)：96-99.
英文弓I用格式：Zhang Jian,Wu Qianwen,Gao Zefeng,et al.Low-latency FPGA design and implement
ation of convolutional coding and Viterbi decoding[J].Application of Electronic Technique,2021,47(6)：96-99.
Low-latency FPGA design and implementation of convolutional
coding and Viterbi decoding
Zhang Jian,Wu Qianwen,Gao Zefeng,Zhou Zhigang
(School of Electronic Information,Hangzhou Dianzi University,Hangzhou310018,China)
Abstract:Aiming at the high-speed and low-delay design requirements of millimeter wave communications,this paper designs low-delay decoding of convolutional codes with1/2code rate(2,1,7).A highly parallel optimization implementation framework and a low-latency minimum selection method are adopted to obtain the output of the Viterbi hard decision decoding algorithm.After synthesis using the Artix7-xc7a200t chip based on Xilinx,the data output delay of the decoder is about89clock cycles,and the highest operating frequency can reach203.92MHz.The results show that the decoder can support gigabit-level data transmission rates,and realizes a low-latency,high-rate codec.
Key words:millimeter wave communication；convolutional code；Viterbi decoding；system generator
0引言
近年来,5G移动通信技术的发展受到人们的广泛关注，高速率、高可靠、低时延的高能效通信成为毫米波通信中的重要因素［1-2」。毫米波频谱宽、频点高的特点对频谱资源紧张的通信系统具有极大的吸引力，并且毫米波频点很高，使得其传输误码率可以达到光纤的误码率量级，能够保证传输的可靠性［3-4］遥然而毫米波对环境衰落敏感，传输损耗高使得远距离通信受到限制，为克服这些弱点，高效的信道估计算法成为了关键技术之一，除此之外，常采用信道编码技术来解决接收端出现误码元的情况［5］遥常用的信道编码有卷积码、RS码、Turbo 码、交织和伪随机序列扰码等［6-7］遥不同类型的纠错码之间有着一定的关联性，如为了克服突发性码元的错误，往往采用卷积码和RS码相结合的方式来提高通信系统的稳定性［8］遥卷积码以其较低的编码复杂度及接近香农限的优秀性能，广泛地应用于卫星通信、无线通信等多种通信系统中〔一忙Viterbi译码算法，又被称为最大后验概率方法，是卷积编码最佳的译码算法［11］遥卷积编码和Viterbi译码是广泛使用的信道编码技术，具有一定的克服突发错误的能力，可以减少信道引入的误码，带来较高的编码增益，实现数据的高可靠性传输［12-13。
在实际通信系统中一般会根据不同的信道特性而采用不同码率的纠错码来进行信道编码，以达到传输效率和传输可靠性之间的平衡讯-15」。根据所需传输速率，本文选择了1/2码率的(2,1,7)卷积码进行编解码，在选择最小路径中采用流水线形式的32路比较器并行运行，减少了延时时间，提高了译码速度。 1毫米波信道编译码
卷积编码图1是毫米波通信系统的编译码实现框图。在发送端，随机序列数据源u经过卷积编码及BPSK 调制后输
图1毫米波通信中的编译码实现框图其中&是X k到X k+1状态的转换，总体的路径长度表达式如下：
K—1
-lnP(X,Z)=移姿(&)(3)
k=0
因此任意时刻的各分支路径和的最小路径就是当前时刻的最短路径，又称幸存路径。
汉明距离计算主要负责计算编码后的状态与当前编码器状态下可能的编码之间的汉明距离值。为简化设计，直接求出输入数据与4个固定编码状态(00,01,10,11)之间的距离，如图3所示。
出s⑴,s(t)经过模拟的毫米波通信信道后变为r(t)，在接收端,r(t)经解调后由译码器接收,U即为实际的接收数据，并进行误码率的统计分析。
典型的(n,k,m)卷积编码器是指将k个信息比特编码成n个比特，其中约束长度为m，编码速率为k/n遥本设计选用的(2,1,7)卷积编码器，其生成多项式为g0= 1338和g1=1718，码率为1/2。如图2所示，每1比特数据经过6个移位寄存器和模二加法器后生成并行的数据，再经过并串转换进入QPSK调制、信道、QPSK解调及串并转换进入译码器。►nut]-亠|
取反0-I
取反I
tU&Bl
►3
血+
加曲2
■a
51100距离
—6
到II距离
口到01距肉
加法剧
-K1J
I到10距离
异莊
异哎I的―H工I
r編科馬址
图3汉明距离计算模块
青存購1
二逆制釵XX I T
图2(2,1,7)卷积编码模块图
2卷积码低时延译码设计
本设计中选定译码器的译码深度L=36，译码器存储器的最小容量应该满足64xL个路径节点及其路径的长度。译码器的设计包括汉明距离计算模块、ACS加比选模块、路径存储模块、最小值选择模块、路径回溯模块及控制模块等。
译码器设计的关键在于如何选择概率最大的路径，这里定义路径长度为-lnP(X,Z)，其中X为与该路径所对应的状态序列，Z为所接收的序列，最终是要寻P(X,Z)的最大化后验概率遥所谓野后验”，是指根据接收到的编码数据推测出各个移位寄存器所对应的状态出所有路径中最有可能的一条［16］。根据定义，等价于求-lnP(X,Z)的最小路径，公式如下：
K-1K-1
P(X,z)=H P(X k+1IX k)仪P(Z k lX k+1,X k)(1) k=0k=0
定义路径分支长度为姿(孜k)，表达式为：
姿(孜k)劬-lnP(X k+1IX k-lnP(Z k I&)(2)
:——n：2_)
ACS模块用来计算当前状态的
分支路径距离和前一时刻的累计距
离累加，比较、选择并保存为新的累
计距离，并将新的累计距离存储在
RAM里，为回溯模块做准备。图4
所示是一个ACS模块的蝶形运算,
采用全并行的算法需要64个ACS 模块，即在一个时钟周期内完成所有状态的分支路径距离的更新迭代，其中为防止累计距离溢出，把每个状态的累计距离右移一位。
图4ACS加-比-选模块
路径存储用来存放幸存路径值，此模块采用乒乓操作，这种方式提高了译码器的译码效率。具体原理如图5所示，通过控制信号来控制三块RAM的轮流工作，在译码开始，回溯还未开始之前，先向一块RAM中写入数
图5路径存储模块
----------
据，存储幸存路径；当回溯开始之后，需要从另一块RAM 中读取路径信息，由于不能同时轮流使用两块RAM ，需 要第三块RAM 提供新的写操作，用计数器控制三块RAM 的工作过程。
最小值选择根据ACS 模块得到64条累计距离来确 定到达译码深度时的最小路径值和最后一个状态。如图6
所示，本设计中选用32路比较器并行运行,64条路径两 两进行比较，只需要6个时钟周期就能完成比较，相比 802.11a 标准中规定的路径比较降低了 17个时钟周期 的时延。按照一定的顺序选择较小累计距离，每次选择
ram rfKKWWl
HiJJ Q p .tj
■-aluiXI
AC3IXIIXIW
沉几止旬」
►ram U3COOOO
H.AM M ■:KKKHI
•更啸匣获废［
■uijuni
AM SHllllll
ACSUXHXJU
阳距iM 】
■- KXULi ：
■TrT! ；UUUl'll
:TJTT VilJu£ J ram
ACSUXHjDJ
图6最小值选择模块
出』L
disl 0
KAM :-XKIIIIin
■：T ：-------工一
—'ill 1
的结果决定着最后的状态。
路径回溯是由最小路径的最后一个状态值和存储
的幸存路径值来确定回溯点的。如图7所示，到达K+1 时刻的状态只有两种，状态的不同只有最低位不同，最 低位代表着K-5时刻输入编码器的值，K + 1时刻的最 高位代表该时刻进入编码器的值，也是幸存值。两条路 径中较小的一条存为幸存路径值，所以可将最后态的低 五位作为高位，幸存值作为最低位，形成选择最后状态 的判决条件，然后进行回溯。利用回溯计数器计时，直到 到达译码深度，回溯完毕，即可到完整的路径信息，再 经过反序就是译码结果。
3实现验证
从图8可以看出，输入一定的比特序列进入编码器, 编码后翻转其中的几个码元，形成误码送入到译码器, 测试结果表明，译码器实现了预期的纠错功能。
待塢玛数站
50
100150
帥入扰码
谨码結果
mm.
图8编译码仿真图
对于码率一定的卷积码，其约束长度一般为3~9遥 从图9中可以看出，当信噪比大于约2dB 时，编码后的
性能比未编码性能要好，信噪比大于3 dB 左右时，随着 约束长度一定的增加，系统的误码率明显降低。
Vivado 布局布线后的仿真结果如图10所示，其中
clk 为125.6 MHz 的工作时钟，data_in 为输入的伪随机
二进制序列,i_en 为数据有效信号，encode 为编码后的 数据,state 为每次到达译码深度后的最后一个状态,
viterbi_o 为译码后的数据。由图中的输入数据与译码数
据对比，显示编译码后的数据是一致的，仿真结果证明该译码模块可行遥另外，该设计中的译码器的数据传输速率可达到1256Mb/s，想要获得更高的数据传输速率可以选择更多的数据位宽进行多路并行
输入，这样数据传输速率可以成倍地提高。对于时延，该译码器利用更多的选择器进行比较，大大减少了时延，经计算译码输出总共延迟约708ns的时延遥
4结论
本设计利用毫米波通信系统来实现数据的短距离保密通信，完成全并行处理的(2,1,7)卷积编译器，该编译码器性能优异，在一定程度上加强了毫米波通信的抗干扰能力。另外，通信系统中利用system generator平台实现对各个模块的功能及性能的仿真测试。后来经Xilinx公司的Vivado2019.1平台进行综合验证，反复实验表明，该卷积码具有前向纠错能力强、编译码速度快、时延较小等特点，其译码速度达到了预期设计目标。
参考文献
[1]尤肖虎，潘志文，高西奇，等.5G移动通信发展趋势与若
干关键技术[J].中国科学：信息科学，2014(5):551-563.
[2]Yamini Shanmugam,MANGALAM H.Design of accumulate
compare and select unit of Viterbi decoder at reduced
CMOS process technology[J].Asian Journal of Research in
Social Sciences and Humanities,2017,7(2).
[3]廖若旳.面向小卫星用户终端卷积码FPGA设计与实现[D].
成都：电子科技大学,2020.
[4]钟东波，刘玥，谢宇飞」EEE802.11a基带系统中高速Viterbi
译码器的FPGA实现[J].中国新通信,2016,18(8)：9-10.
[5]李淑婧，王蕾，任宝祥，等.(25,20)线性分组编译码器设
计及其FPGA实现[J].现代电子技术,2019,42(11):7-10.
[6]黄增先，王进华.结构优化的维特比译码器的实现方案[J].
型机与应用，2017(5):60-64.
[7]纪志成，高春能，吴定会，等.System Generator入门与提
高[M].西安：西安电子科技大学岀版社,2008.
[8]付芳琪.基于MATLAB的OFDM系统设计与仿真[D].西
安：陕西科技大学，2016.
[9]Xilinx北京通信技术有限公司.无线通信技术的MATLAB
和FPGA实现[M].北京：人民邮电岀版社，2009.
[10]虞亚君，桑坤，赵参.一种基于FPGA的Viterbi译码器的
研究与设计[J].电子与封装,2020,20(1):26-29. [11]杨敏.高速率低延时Viterbi译码器的设计与实现[J].电
子技术应用201844(9):56-62.
[12]戴澜，马俊生.高性能多标准可配置维特比译码器设计
与验证[J].现代电子技术,2018,41(10):10-14.
[13]Suman Chandel,Manju Mathur.Viterbi decoder plain sailing
design for TCM decoders[J].International Journal of Trend
in Scientific Research and Development,2019,3(5)：
1794-1797.
[14]谭敬龙，刘颖.基于IEEE802.16d标准的信道编译码的
FPGA实现[J].铁路计算机应用,2013,22(2):53-57,
62.
[15]庄灿，石和荣，齐永.一种交织汉明码编译码器设计及
其FPGA实现[J].电子测量技术，2017(1):114-117. [16]金华明，刘乃君.OFDM基带接收系统设计与FPGA实
现[J].科技通报,2015,31(3)：220-223,266.
(收稿日期：2020-10-21)
作者简介:
张健(1978-)，男，博士，研究员，主要研究方向：毫米波集成电路及无线通信系统设计。
吴倩文(1994-)，女，硕士研究生，主要
研究方向：毫米波集成电路及其应用。
高泽峰(1995-)，男，硕士研究生，主要
研究方向：毫米波高速通信。
扫码下载电子文档
dK
in en
d s la^ln enccde_0
0 enccde_l
counLen SlSl8[J.0| irT«r.aqu? vnter&_o 0
.
Ti^.nmmirmi，川\\\\i\ unwniEnmiwnL ni丁mrrmimnnii」厂叽n i.imnn」伽一___________________________________fi n n____________________________ Oi V Lb
mjunn_Juuo_nnim^nniiL^
图10Viterbi译码器仿真结果
豫公网安备41160202000603
站长QQ:729038198
关于我们
投诉建议