2021年2月电工技术学报Vol.36 No. 4 第36卷第4期TRANSACTIONS OF CHINA ELECTROTECHNICAL SOCIETY Feb. 2021
DOI: 10.19595/s.191758
高压大电流（4 500V/600A）IGBT芯片研制 刘国友1,2黄建伟1,3覃荣震1,3朱春林1,3
（1. 新型功率半导体器件国家重点实验室株洲 412001
2. 株洲中车时代电气股份有限公司株洲 412001
3. 株洲中车时代半导体有限公司株洲 412001）
摘要提高绝缘栅双极晶体管（IGBT）单芯片电流容量，对减小封装器件芯片并联数、简化封装结构、改善芯片均流至关重要。该文基于高压、大电流、高可靠性IGBT应用需求，通过高压IGBT芯片坚强元胞设计及其协同控制技术实现了元胞之间的开关同步，通过光刻拼版技术解决大尺寸芯片的工艺制造，通过单芯片压接封装验证了大尺寸芯片设计及其性能，探索出一条大尺寸IGBT芯片设计、制造与验证的技术路径。研究开发了全球第一片42mm×42mm大尺寸高压IGBT芯片，攻克了高压IGBT芯片内部大规模元胞集成及其均流控制的技术难题，首次实现了 4 500V/600A单芯片功率容量，具备优良的动静态特性和更宽的安全工作区，并可以显著提高
IGBT封装功率密度与可靠性。
关键词：大尺寸IGBT芯片电流容量均流压接
中图分类号：TN433
Development of Large Size IGBT Chip with
High Power Capacity of 4 500V/600A
Liu Guoyou1,2 Huang Jianwei1,3 Qin Rongzhen1,3 Zhu Chunlin1,3
（1. State key Laboratory of Advanced Power Semiconductor Devices Zhuzhou 412001 China
2. Zhuzhou CRRC Times Electric Co. Ltd Zhuzhou 412001 China
3. Zhuzhou CRRC Times Semiconductor Co. Ltd Zhuzhou 412001 China）
Abstract Increasing IGBT single-chip current capacity is essential for reducing the parallel number of
packaged chips, simplifying the package architecture and improving the chip current sharing capability. According to the application requirements of high voltage, high current and high reliability for IGBT chips, this paper realized cell switching synchronization through robust cell design and its coordinated control, and solved the process manufacturing of large size chips through special photolithography technology. The single-chip press packaging was used to verify the design and performance of large size chips. A technical path for the design, manufacturing and verification of large size IGBT chips was explored. The world’s first 42mm×42mm large-size high-voltage IGBT chip with the power capacity of 4 500V/600A was developed. It has excellent dynamic and static characteristics,
a wider safe operation area (SOA), and can significantly improve the packaging power density and
reliability.
Keywords：Large size IGBT chip, current capacity, current sharing, press pack
收稿日期 2019-12-13 改稿日期 2020-02-20
第36卷第4期刘国友等高压大电流（4 500V/600A）IGBT芯片研制 811
0引言
绝缘栅双极晶体管（Insulated Gate Bipolar Transistor, IGBT）作为能量处理与控制的“CPU”，耐受电压高、电流容量大、驱动功率小、开关速度快、使用方便灵活，已成为电力电子装置的主流开关器件[1-2]。随着高铁、轨道交通、新能源与电力系统应用技术的发展，对IGBT的功率容量与可靠性提出了越来越高的要求[3-4]。
IGBT芯片融合了传统电力电子器件技术与微电子制造工艺，线宽越来越精细，已经进入亚微米工艺技术时代[1]。由于常规芯片设计与制造工艺的限制，单芯片电流容量受到一定限制，已见报道的4 500V IGBT单芯片最大电流容量约150A[5-6]。如果应用系统需要更大的电流，一般通过多芯片并联封装来实现。IGBT封装过程中，无论是传统焊接型IGBT模块，还是压接型封装，各并联支路不可避免地存在杂散电感和电阻，这会影响并联芯片之间的电流分布，继而影响IGBT器件电流能力、功率密度与应用可靠性。
IGBT芯片包括有效区（元胞区）和边缘终端区两部分，高压芯片的终端区域占芯片面积的相当大一部分，如13.5mm×13.5mm尺寸的4 500V芯片，终端面积占总个芯片面积40%以上。因此单芯片尺寸越大，就可以取代更多并联的小芯片，省去很多不必要的（小芯片）终端区域，相比划片区域，节约成本。同时在同等电流能力条件下，因为大芯片的终端区域面积比多个并联的小芯片终端面积总和要小很多，所以大芯片的终端漏电流将会明显得到改善。 单芯片电流容量越大，则芯片并联数相应减小，同时因为封装结构的简化，可以进一步改善芯片之间的均流状况，从而提高IGBT器件效率与应用可靠性[7-9]，因此单芯片电流容量成为制约IGBT模块功率容量、功率密度和应用可靠性的主要技术瓶颈。提高IGBT芯片的电流容量，需要并联更多的IGBT 元胞，意味着需要更大的有效区来集成这些并联元胞。芯片的大尺寸及其内部并联元胞之间的开关同步与均流，对芯片本身的设计与制造带来巨大挑战，主要体现在芯片内部元胞本身的鲁棒性、元胞间的开关同步和大尺寸芯片焊接应力控制等长期困扰业界的技术难题上，如果处理不当，芯片内部元胞不均流和封装过程中因热膨胀系数失配而带来的焊接应力都会对芯片造成损伤。
影响芯片大尺寸化的另一个因素是IGBT芯片
制造能力，包括光刻机曝光面积、工艺稳定性与良
率水平。一般说来，芯片尺寸越大，芯片的良率越低，所以要实现大尺寸芯片的量产，芯片工艺线必须稳定并且维持在比较高的良率水平。另一方面，光
刻机曝光面积与光刻精度成反比，在确保一定光刻
精度的情况下，步进和扫描光刻机曝光面积都会受
到限制，一般6in光刻机曝光面积为16mm×16mm，8in光刻机曝光面积为22mm×22mm，一般光刻机
曝高压mos管
光面积最大不超过26mm×33mm。综合考虑各种因素，常规IGBT芯片尺寸一般不会超过16mm× 16mm，芯片电流、功率容量就会受到较大限制。
本文通过把宏观层面的IGBT芯片均流转换成
微观层面元胞间的开关同步来解决IGBT封装过程
中的芯片均流与可靠性问题，详细分析了并联元胞
本身的鲁棒性设计和更大尺寸、更大规模元胞集成
时的开关同步机制，成功研制出42mm×42mm大尺
寸4 500V/600A超大功率IGBT芯片，展示出优越
的综合性能和强鲁棒性，为IGBT器件并联芯片之
间的均流问题提供了一个全新的技术解决方案，也
为大尺寸IGBT芯片描绘了一个广阔的应用前景。
1大尺寸IGBT芯片设计
IGBT芯片由成千上万个元胞组成，要实现芯
片级大尺寸设计，集成更多的并联元胞，不仅要解
决单元胞自身的鲁棒性和多元胞之间的协同性，而
且要通过优化体结构和终端结构设计，降低芯片损
耗和终端漏电，提高芯片静、动态特性和可靠性。
下面从四个方面展开分析。
1.1坚强元胞结构设计
IGBT是MOS结构控制的双极结型晶体管，基
本结构如图1所示。在正向阻断时，如果在栅极（G）施加一个大于阈值电压的正向电压，则在栅极正下
方P基区表面形成导电沟道，沟道电流作为PNP晶
体管基极电流，PNP晶体管导通，此时集电极向漂
移区注入空穴，并与通过沟道电流注入过来的电子
在漂移区形成电导调制，显著降低漂移区电阻。IGBT正向电流包括MOS沟道的电子电流和PNP
晶体管集电极空穴电流两部分。沟道电子电流直接
由栅压来控制，随沟道的消失而消失；空穴电流则
由通过栅压形成的沟道电流间接控制，沟道消失后
通过漂移区电子与空穴的复合来实现PNP晶体管
的关断。
IGBT导通时，如果集电极电压比较高，则IGBT
812
电 工 技 术 学 报 2021年2月
图1 IGBT 结构示意图
Fig.1 Schematic cross-section of IGBT cell structure
的沟道会被夹断，导致其沟道电流饱和，不再随着集电极电压的增大而增大，IGBT 的饱和电流[10]为
()
2
Csat G GEth pnp 121k I V V α=−− （1） 其中
n ox
W C k L
μ=
式中，W 为对应沟道宽度；μn 为沟道电子漂移率；C ox 为单位面积栅电容；L 为沟道长度；V G 为栅极电压；V GEth 为阈值电压；αpnp 为PNP 晶体管的共基极电流增益。
由此可见，IGBT 饱和电流大小不仅与栅压相关，而且与PNP 晶体管电流增益αpnp 有关系，取决于背面空穴注入效率和基区载流子传输因子。为了控制IGBT 的饱和电流，PNP 晶体管增益αpnp 就不能调得过高。通过调节αpnp ，可以有效控制双极晶体管电流和MOS 沟道电流的比例，从而充分利用MOS 电流的正温度系数特征，确保在大电流应用下各元胞的均流能力。理论上讲，较小的饱和电流能使IGBT 在短路状态下耗散功率更低，有益于提升IGBT 的短路安全工作区，但饱和电流的控制同时也要兼顾通态损耗的大小。
IGBT 由于芯片内部寄生的PNPN 晶闸管结构，不可避免地存在闩锁效应，通过采用增强型平面栅（enhanced Double-diffused Metal Oxide Semicon- ductor, DMOS +）
新型U 形嵌入式发射极结构[11]（见图2）可大幅度降低P 基区内N +源极下方的横向电阻R b （见图1）
，从而有效抑制闩锁效应。通过在P 基区外包裹一层N 阱层形成载流子存储层如图2所示，对发射极空穴的抽取形成势垒，使大量的非平衡载流子在发射极附近堆积，以提升元胞区发射极侧的载流子浓度，如图3所示，通过增强IGBT 体内
图2 DMOS + U 形元胞示意图
Fig.2 Schematic cross-section of DMOS + U-cell
图3 注入增强型元胞载流子浓度
Fig.3 Carrier distribution for injection enhancement cell
漂移区电导调制效应，来降低芯片体内导通电阻，在相同的电流下，IGBT 芯片的导通压降得以明显降低。
为了实现上述设计，采用了双阱高温推进、基-射自对准和抗应力侧墙等工艺技术，将发射极从表面延伸到U 形元胞P 阱内部，降低了电阻R b 、空穴电流在R b 上形成的压降和寄生NPN 晶体管增益
αnpn ，显著提高了寄生晶闸管的触发阈值，抑制了高压IGBT 在高电流密度下动、静态闩锁效应的发生，从而提高了反偏安全工作区（Reverse Blocking Safe Operation Area, RBSOA ）性能。 1.2 芯片纵向结构设计
芯片纵向结构设计是在选择合适的衬底掺杂浓度的基础上，重点考虑与之对应的缓冲层和集电极设计。缓冲层的引入能够大幅度降低IGBT 芯片厚度，在有效降低通态损耗的同时又降低开关损耗。缓冲层的设计在保证足够的耐压基础上，要兼顾IGBT 的关断能力与短路电流耐量的协调。关断过程要处理好基区载流子的快速抽取以及载流子抽取过程中避免触发寄生PNPN 晶闸管导通而使IGBT 闩锁。空穴注入效率由集电极区结构及缓冲层结构共同决定。
第36卷第4期刘国友等高压大电流（4 500V/600A）IGBT芯片研制 813
前面已经讨论过降低背面集电极注入效率和PNP晶体管增益αpnp可以提高IGBT的关断能力，从而扩大IGBT的RBSOA。但从IGBT体内电场演变来看，短路时载流子在电场的作用下会形成电流集中，电场峰值从阻断状态下位于发射极区一侧转移到集电极区一侧，此时提高背面空穴注入效率可以增加靠近集电极区域内的总载流子浓度，拉低电场峰值，从而提高短路能力[12]。
大尺寸芯片采用多重缓冲层结构，即在常规缓冲层和集电极区之间增加一个或多个薄缓冲层，如图4所示，实现了空穴注入效率与电场调节的解耦，对导通损耗、关断损耗、短路能力及开关特性软度可独立调控，在确保IGBT关断能力的同时，降低芯片的功耗与边缘漏电流，提高短路安全工作区性能。
图4 增强型受控缓冲层
Fig.4 Controlled buffer layer for injection enhancement 集电极结构设计方面，在芯片元胞区所对应的集电极区部分采用较高浓度掺杂，而与芯片终端区所对应的集电极区部分则采用较低浓度掺杂，如图5所示，有效控制背面集电极区空穴注入效率，减少器件关断时的少子抽取时间，从而改善芯片关断时的拖尾电流，大大提高芯片的开关速度。
图5 横向变掺杂集电极
Fig.5 The collector for the variation of lateral doping structure 通过上述集电极变掺杂与多重缓冲层相结合的IGBT芯片纵向结构设计，结合芯片正面U形元胞及载流子存储层设计，优化了体内载流子分布，通过载流子存储层抬高了正面空穴浓度，通过集电极局部空穴注入控制技术降低了背面空穴浓度，通过多重缓冲层的设计优化了短路电流能力，从而协调了通态损耗、关断损耗[13]与短路电流能力之间的矛盾，大大提高了元胞的鲁棒性。
1.3高可靠性终端结构设计
高压IGBT芯片终端结构直接影响IGBT的耐压能力和漏电性能。高温下，由于终端界面态引起电荷集中，漏电急剧增加，导致IGBT耐压能力与稳定性下降。高可靠性终端结构，一方面取决于边缘终端设计，应尽可能降低边缘电场强度；另一方面，要优化终端钝化工艺，处理好终端界面电荷积累引起的漏电问题。
由于PN结弯曲或PN结终止处表面非理想因素的影响，反偏PN结击穿电压受限于表面附近或弯曲处局部电场，相对于体内平面结可能会提前出现击穿现象，因此必须设计高可靠性终端结构，降低局部电场，提高表面击穿电压及电压稳定性，使高压IGBT芯片终端击穿电压接近于体内平面结的耐压水平，确保IGBT芯片电压稳定性及抗过电压能力。
高压IGBT导通时，终端区内存在大量的载流子；关断时，这些载流子“涌向”终端区边缘，造成电流局部聚集并发生动态雪崩，终端区边缘的电场集中会进一步加剧雪崩发生和终端失效。4 500V 大尺寸IGBT芯片采用两级结终端扩展（Junction Termination Extension, JTE）设计，如图6a所示。
为了进一步改善终端区的电场分布，在上述两级结终端扩展的基础上，引入P+总线结构，如图6a所示。在导通时，P+总线对于发射极的电子注入相当于一个势垒，能够降低IGBT导通时的电子注入效率，从而减少终端区内的载流子浓度，降低关断时终端区边缘的局部电流密度；在关断时，P+总线作为一个等电位环，为空穴提供快速抽取通道，进一步减轻了载流子局部聚集；通过P+总线环绕边
（a）JTE终端结构
814 电工技术学报 2021年2月
（b）JTE终端结构耐压仿真
图6 4 500V IGBT终端结构及耐压仿真结果
Fig.6 The termination structure and withstanding voltage
simulation for 4 500V IGBT
缘元胞并将其引出至芯片正面并与发射极金属电极相连的设计，改善了芯片有效区边缘的欧姆接触和电场，确保芯片边缘电势均匀分布，抑制了终端区边缘的动态雪崩，提升终端区的关断电流能力。此外，通过P+总线覆盖栅电极下方的设计，保护并防止栅极区下方区域在反向耐压时的耗尽及反型，提高反向耐压性能，并提高IGBT抗闩锁能力。TCAD 仿真结果显示，终端结构在常温下的雪崩电压近5 100V，如图6b所示。
P+总线与P环工艺同时完成，不会增加额外的工艺成本。边缘终端钝化选择半绝缘含氧多晶硅（Semi-Insulating Polycrystalline Silicon, SIPOS）作为终端保护薄膜，通过对淀积温度、氧含量等工艺参数的精确控制，实现了SIPOS结构中SiO2、无定形硅、多晶硅等多种微晶的均匀分布，提升了微晶间相互转化的激活能，提高了SIPOS薄膜的稳定性，降低了界面电荷。4 500V IGBT芯片[14]在125℃的高温漏电低至0.7mA，在2 800V电压下的关断电流为额定电流的6.75倍，证明4 500V高压IGBT芯片不仅有非常稳定的边缘终端，而且RBSOA能力也很强。
1.4 元胞动态均流设计
IGBT芯片通过元胞并联来实现大电流容量，元胞间分布参数不均匀会导致开关同步问题，从而引起元胞之间不均流，影响其电流输出能力。常规IGBT芯片[15]因多晶硅栅互连引入的RC网络导致信号延迟，随着元胞与芯片中心栅焊盘距离的增大，内部多晶硅电阻与互连电容增加，并联IGBT元胞的互连延迟更大，会引起元胞开关不同步，尤其是在开关瞬态和短路工况，寄生电阻与电容是IGBT 元胞之间电流不均衡的主要影响因素。
大尺寸芯片集成了更多元胞，元胞在芯片中的位置不同，制造工艺的不均匀性会造成元胞之间的不均匀性，元胞开关同步将面临更大的技术挑战。并联元胞不均流主要是寄生电阻产生延迟导致的栅极驱动信号不同步和工艺不均匀引起的元胞之间的差异两方面的因素造成的。为了压缩常规并联元胞之间栅极信号延迟、改善元胞开关同步和均流状况，引入元胞栅电阻结构[16]，IGBT元胞栅电阻和低时延栅极互连结构如图7所示。
图7 IGBT元胞栅电阻和低时延栅极互连结构
Fig.7 IGBT cell gate resistor and its interconnect
structure for low time-delay
利用硅化钛与多晶硅工艺来实现元胞栅电阻结构，可以减小并联元胞间的时间常数差异，改善开关一致性和元胞级均流。在降低芯片内部寄生的分布电阻方面，在原来只在母排上进行光刻与刻蚀以将多晶硅栅引出的基础上，还在每个元胞的最外围处设置光刻窗口，对多晶硅栅上的SiO2进行刻蚀，然后进行钛化（TiSi x）处理，再覆盖一层氧化层，形成浮动电极，结合低电阻硅化钛工艺，实现元胞栅极互连，确保了驱动信号同步；引入多晶硅元胞栅电阻，实现开关时间的精确控制，确保元胞开关过程中的均流，提高芯片最大关断电流及短路电流的耐受能力。
采用低阻硅化钛网络实现元胞之间栅极信号互连，通过降低互连寄生电阻、减小栅极信号在每一个并联元胞驱动信号延迟，从而确保每一个元胞开关信号同步；在每一个元胞栅极设计一个适当大小的多晶硅电阻，改善元胞动态均流、抑制电流电压过冲及振荡，元胞栅电阻对元胞均流的影响如图8所示，从而提高整个IGBT芯片最大关断电流及短路电流耐受能力[6]。
2 大尺寸IGBT芯片制造和封装
2.1大尺寸IGBT芯片工艺制造
基于8in高压IGBT芯片生产线及其低温缓冲
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