1．引言
正如我们了解的，工艺层是芯片设计的重要组成部分。一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。 寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。
2．寄生参数的种类
寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。
2．1 寄生电容
图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：
图(1) 无处不在的寄生电容
由上图我们可以看到寄生电容无处不在。不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。
乌氏粘度计原理减少寄生电容可以从以下几个方面入手：
(1)导线长度
如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。
(2)金属层的选择
另一种解决的办法则是你的金属层选择。起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。
Noisy Quiet电容噪声
图(2) 衬底电容产生的噪声影响
如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。
因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。电容大小与平板的间距成反比，一点距离的变化就能引起很大的差别。另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小，它还与金属层的宽度等其它因素有关。有些工艺中或许是M2对地的电容要比M4的对地电容大，所以我们不能只凭直觉来判断，一定要通过具体的计算来确认。
(3)金属叠加
在某些电路的上面布金属线，这是在数字自动布局布线中经常会遇到的情况。各层金属相互交叠，所以在反相器、触发器等都存在寄生电容。如果不加以干预的话，只是由布线器来操作，那么就有可能毁了你的芯片。
在模拟电路版图设计中，我们经常会人为的将敏感信号隔离开来，尽量避免在敏感电路上面走线，而只是将金属线走在电路之间，这样寄生的参数就小一些且相对容易控制。
2．2 寄生电阻
寄生参数中另一个比较麻烦的要数寄生电阻了。
翻开工艺手册，我们经常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所需要的金属层宽度。例如，有一根信号线需要承载1毫安的电流，而工艺手册注明每微米可以走0.5毫安的电流，
那么这根金属层的宽度至少要2微米，如图3所示。
下面我们来计算一下这根导线因为寄生电阻而产生的IR压降。
导线的方块电阻Rsqu是0.05Ω，R=Rsqu L/W，V=IR 所以计算得知电压为50毫伏。它对于一个电压非常敏感的电路来讲就会有很大的影响。如果这条导线的压降不能超过10毫伏，显然这个设计就是失败的。所以这就意味着我们必须将导线宽度增加5倍才能满足这一要求。
为了降低寄生电阻，就需要确保使用最厚的金属层。正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并联结构，大大降低了电阻。因此，并联布线是降低大电流路径电阻的有效方法，而且还能节省一定的面积。如图3所示。
图(3) 金属并联结构降低电阻
2．3 寄生电感
当你的电路是在一个真正的高频的情况下工作时，导线也开始存在了电感效应。解决寄生电感的方法就是试着去模拟它，把它当成电路中的一部分。
首先你需要尽早的完成你的布局，好让电路设计者较早的看到导线究竟能有多长，然后估计出可能引起的电感。版图设计过程中尤其注意不要因为电感耦合而影响其它部分。
2．4 器件的寄生参数
器件本身就具有寄生参数
晶体管的例子
（1） CMOS
当源或漏上的电压发生变化时，阱电容会使这一变化变慢。当有一个电压加到栅上时，栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个RC时间常数，它使器件进一步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。
减少CMOS器件寄生参数的技术就是减少栅的串联电阻。任何其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅栅的串联电阻，就降低了RC时间常数，从而改善了器件的速度。我们可以通过把多晶硅栅分成多个“指状“结构，然后用导线将它们并联起来以降低电阻。例如把器件分为两个就可以把RC时间常数降低4倍。通过分成多个器件以及源漏共享可以大大减小CMOS晶体管上的寄生参数影响。
纳米铂金（2） 双极型晶体管的例子
在双极晶体管中，集电极从注入的N区直接向下到衬底也存在寄生电容。需要明白的是，对于双极晶体管器件来说，我们几乎没有什么手段加以改进。不过，由于事先我们已经对器件进行了精确的测量并建立了模型，所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了。
需要了解的是两个晶体管相互靠近时会对电路不利。如图5所示，两个双极器件的集电极靠近放置，集电极和衬底之间不可避免地存在着寄生电容，而衬底本身也存在着寄生电阻将两个双极器件连接起来。
采用全定制技术可以把器件做得小一些。通常是把一些较小的器件做成一个大的器件，将它们放在
同一个阱里面，减少对衬底的寄生电容。例如你有许多并联的双极型晶体管而不是许多单个的晶体管需要布线，可以考虑把它们的集电极合成一个。
qq客服系统
图(5)
两个Bipolar 器件的寄生参数
闩锁效应就是由于器件寄生而产生的典型电路，我们不妨分析一下它的产生原因以及如何更好地采
取措施防范它的发生。
图(6) b PN 结的截面图
图(6) a CMOS 对
下图6 C 是由图2画出的电路图
图(6) c PN 结电路图
当两个MOS 晶体管被制造的时候形成两个寄生双极型晶体管：一个平行的NPN 和一个垂直的PNP 。
在正常情况下，结构中的PN 结应为反向偏置。然而，如果两个双极型晶体管因某种原因工作在放大区，电路会出现很多的正反馈，引起两个双极型晶体管传导剧烈。
我们来假设晶体管都是有源的而且NPN 晶体管的基极电流因某种原因增加了I ，那么NPN 晶体管
的集电极电流则增加了βI ，如果R2被忽略，这个电流又由PNP 晶体管的基极流入。结果，PNP 晶体管集电极电流增加到βnpnβpnpI，最后，如果R1被忽略，这个电流流回NPN 晶体管的基极。这个分析说明电路
太阳能电池背板
原油加热器产生一个与开始的扰动同向的增长电流，因此反馈是正向的。在这种情况下，在电源和地之间就产生了巨大的电流通过，一直到电源关闭或者电路烧毁。
所以CMOS集成电路的版图设计者一定要预防闩锁发生。通常做法是保证R1，R2，β足够小来避免这一问题。垂直的双极型晶体管的β由工艺特性决定，不受电路设计者的控制。然而横向晶体管的β可通过增加基极宽度而减少，为了减少R1和R2，许多衬底和阱联合使用来代替分开使用，衬底极的保护环和阱的连接处在阱区内或者稍外。
3．结论
寄生参数通常都是让人感觉很麻烦的，希望把它们全部去掉或者将寄生减少到最低的程度。
你可以把寄生参数作为电路设计中的一部分，但是这样做是非常危险的。因为通常情况下那些寄生器件非常不好控制，它们可以有正负50%的误差。如果你把一个寄生参数设计在一个电路中而又起主导作用，那么你的电路将依赖这个器件，也许它会失败。但是可以利用寄生参数得到一些好处，例如如果你需要很多的电容，而且你又不在意它有多大，你可以利用额外的寄生参数实现这一目的，把电源线和地线重叠起来就可以得到免费的去耦电容。
4．参考文献
[1] 集成电路掩模设计----基础版图技术
[2] CMOS Design,Layout,and Simulation
[3] The Art of Analog Layout
[4] Microchip Fabrication:A Practice guide to Semiconductor Processing
[5] Analysis and Design of Analog Integrated Circuits
[6] CMOS Circuits Design,Layout,and Simulation
[7] CMOS IC Layout: Concepts,Methodologies,and Tools
[8] 模拟集成电路的分析与设计
作者简介
金善子，深圳中兴集成电路设计有限公司后端设计高级工程师
豫公网安备41160202000603
站长QQ:729038198
关于我们
投诉建议