数字逻辑实验2
评语：（包含：预习报告内容、实验过程、实验结果及分析）
教师签名
车位管理系统姓名：
学号：
班级：物联网1701三相马达
指导教师：徐有青
计算机科学与技术学院
20 年月日
数字逻辑实验报告
多功能电子钟系统设计实验报告
多功能电子钟系统设计
1、实验名称
多功能电子钟系统设计。
2、实验目的
要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。 钢丝生产通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。
3、实验所用设备
软件一套。
4、实验内容
设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。
多功能数字钟的基本功能如下：
（1）显示时、分、秒；
（2）可以采用24小时制或12小时制（上午和下午）；
（3）整点报时，整点前10秒开始，整点时结束；
（4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位； （5）闹钟10秒提醒。
使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。
（采用logisim软件提供的“时钟频率”为8hz的信号源）
（1）具有校准计数值功能的六十进制计数器电路液化气燃烧器
采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。
图2-1 校准计数值的60进制计数器
六十进制计数器的输入输出引脚定义如下：
（a）一个清零端Clr；
（b）一个累加计数脉冲输入端CP U；
（c）一个累减计数脉冲输入端CP D；
（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别表示计数器状态的十位和个位；
（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CP U对计数值进行加计数或校准，Adj为“0”时通过CP D对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；
（f）每当计数累计满60产生一个进位输出信号Qcc。
计数器的状态请采用“十六进制的数字显示器”显示。
（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路
采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。
数显计数器
图2-2 调整计数值的十二进制或二十四进制计数器
十二进制计数器或二十四进制计数器输入输出引脚定义如下：
（a）一个清零端Clr；
（b）一个累加计数脉冲输入端CP U；
（c）一个累减计数脉冲输入端CP D；
（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别表示计数器状态的十位和个位；
油墨丝印（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CP U对计数值进行加计数或校准，Adj为“0”时通过CP D对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；
（f）Mset为计时模式控制输入信号，当Mset为“1”时计数器为二十四进制计数器且每当计数累计满24产生一个进位信号Qcc，当Mset为“0”时计数器为十二进制计数器；每当计数累计满12产生一个进位输出信号Qcc。
计数器的状态请采用“十六进制的数字显示器”显示。
（3）显示“上午”、“下午”的电路
设计一个采用logisim软件提供的“Led点阵”显示器和相应元器件以“上”和“下”的形式表示电子钟的“上午”和“下午”的电路，并封装，参考图2-3、2-4所示。
图2-3 led点阵显示器
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