第36卷 第3期 福 建 电 脑 Vol. 36 No.3
2020年3月
Journal of Fujian Computer
Mar. 2020
造纸废水处理
工艺草坪卷———————————————
林良飞，男，1985年生，主要研究领域为集成电路工艺研发、集成电路测试。E-mail: llfptxy@163 。 林良飞
(福建省电子信息应用技术研究院有限公司 福州 350003)
摘 要 本文提出了一种基于MOS 工艺拉偏实验的大型SOC （System-On-Chip ）的扫描测试方法的研究。针对于硅CMOS 工艺进行参数拉偏，测试不同参数组合下芯片扫描测试的结果，得出芯片扫描测试栅栏技术
可通过的工艺窗口，给大型SOC 量产工艺条件提供参考。实验表明通过拉偏MOS 工艺的晶圆进行测试的方法，可以更加准确的掌握芯片的工艺范围，并在实际生产中可以有效地减少芯片的过载率，得到更多可用的芯片。 关键词 扫描测试；MOS ；SOC ；拉偏实验
中图法分类号 TN47 DOI:10.16707/jki.fjpc.2020.03.013
Chip Scan Test Method Based on Process Corner
LIN Liangfei
(Fujian Electronic Information Application Technology Institute Co., Ltd, Fuzhou, China, 350003)
1引言
在摩尔定律的指导下，集成电路的特征尺寸越做越小，相同面积上可集成的晶体管数目每18个月翻一番[1]。这给大规模SOC 的测试带来了很大的挑战。扫描测试是可测试性设计最常用的一种方法。它给SOC 的高覆盖率测试带来了可能，并得以推广[2]。
卷帘门控制箱可测试性设计是设计工程师根据ATPG （Automatic Test Pattern Generation ，自动测试向量生成）工具生成的一串数据，即测试向量。通过芯片的I/O 把测试数据输入到设计好的扫描链寄存器中，通过
食用油抗氧化剂芯片内部生成的高频时钟完成数据捕获和逻辑运算，并通过扫描链将所得值输出，与仿真的真值表做比对，以检查测试是否通过[3]，用来检验芯片工艺是否存在缺陷。
一般地，设计工程师在完成仿真后，会提供扫描测试的仿真条件给测试工程师。测试工程师根据仿真条件设置扫描测试的条件，对芯片的量产做扫描测试，筛选不良品。但是实际上晶圆厂提供的CMOS 器件会比工艺库提供的仿真条件强10-30%。
因此如果采取仿真条件作为扫描测试的条件，将会让一部分性能偏高的芯片被筛选掉。窑链
鉴于此，本文采取的方法是通过对芯片的NMOS 、PMOS 的工艺进行拉偏，并通过对实验样品进行扫描测试，得到NMOS 、PMOS 的工艺窗口。根据工艺窗口设置量产的扫描测试条件，可以大大提高晶圆量产测试的良率，并且获得的部分芯片为性能较佳品。
2拉偏实验的扫描测试方法
2.1 MOS 工艺拉偏实验
芯片在初次流片时，工艺条件是晶圆厂工程师根据该工艺技术条件提供一个工艺参考值进行生产，称之为基准工艺参数条件。在此基准参数工艺的基础上对NMOS 、PMOS 以改变离子注入浓度的方式，对工艺进行调整，业内称作工艺拉偏。通过工艺拉偏，调整NMOS 、PMOS 的速度快慢，以达到调整
芯片性能的作用[4]。表1为晶圆样品工艺拉偏的实验条件。
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