应用于阵列系统的事件驱动型时间数字转换器及转换方法

1.本发明涉及一种应用于阵列系统的事件驱动型时间数字转换器，尤其应用于具有稀少性，随机性事件特点的电路系统当中，属于时间数字转换器电路设计的技术领域。

背景技术：

2.时间测量广泛应用于科学研究、工程技术等各领域，在电信通讯、军事航空、原子物理等方面都占据着举足轻重的地位。时间数字转换器(time-to-digital converter,tdc)用于高精度的时间测量，将两个异步信号所定义的持续时间间隔转化为数字量进行输出。相比模/数转换器(analog-to-digital converter,adc)，tdc作为一种特定场合应用的adc，更方便地实现了时间信号的直接转换，并具有结构简单、硬件资源消耗低、可靠性强等独特优势，逐渐取代adc成为时间测量领域的最佳选择。tdc电路在光子或粒子飞行时间检测、脉冲信号持续时间检测等各类系统中均获得了广泛应用，有力支撑了红外传感检测、温度检测技术的发展。
3.传统的阵列tdc通常每个像素单元均会进行时间数字量化，产生转换结果，并按照行或列的方式对每个像素点的转换结果进行串行或并行输出，而被测信号通常具有随机性以及短时密集的特点，随着阵列tdc规模的不断扩大，数据量以及功耗问题变得尤为重要，这也导致目前已知的大部分能突破门级延时的高精度窄量程tdc均很难用于阵列系统。而本设计提出的事件驱动型tdc电路在一定程度上解决了数据量与功耗的限制性问题，对阵列系统的应用具有重要意义。

技术实现要素：

4.技术问题：为了克服传统阵列tdc数据量大、功耗高的问题，本发明提供了一种应用于阵列系统的事件驱动型时间数字转换器及转换方法，相比传统的阵列tdc结构，在保证数据一致性的前提下，极大的减小了输出数据量，以及电路的瞬态功耗与整体平均功耗。
5.技术方案：为实现上述目的，本发明的一种应用于阵列系统的事件驱动型时间数字转换器包括单像素tdc电路、数据选择性输出电路、地址信息编码电路、时序控制电路、同步信号电路、并转串数据接口电路；其中：像素阵列系统中的一个单像素包括单像素tdc电路、数据选择性输出电路、地址信息编码电路，时序控制电路产生的数据传输开始标志与结束标志接同步信号电路，时序控制电路产生的数据传输窗口信号接并转串数据接口电路，像素阵列系统的输出端接并转串数据接口电路。全局信号包括使能信号en、复位信号rec、时钟信号hck1～hck4由对称h-tree型分布网络接入整个阵列的各个像素之中。
6.本发明的应用于阵列系统的事件驱动型时间数字转换器的时间数字转换方法为：所述的单像素tdc电路在使能信号en有效期间内检测到触发信号时，开始进行时间间隔量化，同时所述的数据选择性输出电路会将本像素经过地址信息编码电路(3)的tdc量化数据放到数据通路中；如果该像素在所述的使能信号en有效期间内未检测到触发信号，则所述的数据选择性输出电路会将本像素的tdc量化数据屏蔽在数据通路之外；
7.数据读出时，所述的时序控制电路通过在不同时间段对数据端口的控制，使得数据按照预先设定好的顺序统一有序读出；同步信号电路产生与输出数据相对应的标志信号，保证数据读出的准确性，最后通过所述的并转串数据接口电路，将tdc量化数据按照顺序串行读出。
8.所述的单像素tdc电路(1)在使能信号en有效期间内检测到触发信号时，时间量化起始信号start信号由0跳变为1；此时所述的start信号上升沿作为高频时钟使能信号以及单像素tdc电路的中段和高段计数的起始信号，使中段和高段tdc开始计数；同时，所述的start信号上升沿作为低段的锁存信号，记录高频时钟的相位信息；使能信号en作为中段和高段的计数停止信号，具体过程为：当使能信号en的下降沿到来之后，中段和高段的传输门被关断，进入到中段和高段tdc的高频计数时钟信号被屏蔽；最终得到触发信号的到达时间为t
measured
＝t
en-t
tdc
；其中t
en
为使能信号en的高电平时间，t
tdc
为单像素tdc量化得到的时间。
9.所述的数据选择性输出电路包括控制信号产生模块和数据通路切换电路模块，实现预期的选择性输出像素内tdc量化数据的功能；在使能信号en有效期内，本像素若检测到触发信号，在使能信号en下降沿到来时，控制信号产生模块产生的control信号为“1”，进而数据通路切换电路模块控制本像素中tdc的量化数据接入数据通路；若未检测到触发信号，在使能信号en下降沿到来时，控制信号产生模块产生的control信号为“0”，本像素中的tdc无效量化数据不会进入到数据通路中。
10.所述的地址信息编码电路在每个单像素电路中使用1bit数据，来表征当前像素是否在使能信号en有效期间内检测到触发信号；在数据读出时，将每行所有像素中的1bit数据串行读出，由于每行中像素个数固定，则根据该每行中的地址数据与读出的tdc数据相对应，确定读出tdc数据的像素位置，即当在串行读出每个像素中的1bit数据时，此1bit数据就会携带地址信息。
11.所述的时序控制电路由数据读出时钟lck驱动的计数器加上定时控制逻辑组成，通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出；每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位相应的d触发器，形成相应的时间窗口区间，用来对应数据读出和处理。
12.所述的同步信号电路主要提供对串行输出数据进行识别的标志信号，该电路主要产生与输出数据相对应的帧信号(frame)、字信号(word)以及位信号(bit)三个同步信号，结合数据输出(data_out)，便于后续数据处理；位信号(bit)与字信号(word)的对应关系取决于要读出的数据的位数，帧信号(frame)取决于传输一组数据的开始(rc1)与结束(vctrl_lck)信号，因此同步信号电路可基于同步计数器原理设计。
13.所述的并转串数据接口电路接收到时序控制电路产生的数据传输窗口信号rci后，通过和时钟lck信号进行与操作产生数据传输时钟信号rc_lcki，该信号在对应设定的数据传输窗口rci脉宽高电平内有效，此时对应路径上的数据正常传输；而在数据传输窗口rci脉宽高电平外低频时钟被屏蔽，数据传输被禁止；并转串数据接口电路在对应的rc_lcki信号的控制下完成数据的串行输出。
14.有益效果：本发明提供的事件驱动型tdc电路，与现有技术相比，具有如下技术效果：
15.1.本发明应用于信号具有稀少性、随机性特点的tdc阵列电路当中，只有当检测到触发信号时，才启动tdc进行时间数字量化，并据此计算触发信号到来的时刻。相对于传统方案中，自系统开始工作后，会同时启动所有像素tdc工作，此时尽管en有效期间内未检测到触发信号，像素tdc在整个使能信号高电平期间内仍保持工作状态。而在本发明所述方案中，若在en有效期间内未检测到触发信号，则像素tdc的中高段均不工作，因此当所述方案应用于被测信号具有稀疏性特点的tdc阵列当中时，可以极大地降低系统的平均功耗。同时由于每行中所有像素单元并非同时检测到触发信号并开始工作，因此也在一定程度减小了瞬态功耗以及瞬时压降。
16.2.本发明应用于信号具有稀少性、随机性特点的tdc阵列电路当中，数据选择性输出，即检测到触发信号的像素产生的数据才可以输出，未检测到触发信号的像素产生的数据不会被输出，可以在一定程度上降低整体数据读出时间来降低数据读出功耗。
附图说明
17.图1为本发明应用于阵列系统的事件驱动型时间数字转换器的结构示意图；
18.其中有：单像素tdc电路1、数据选择性输出电路2、地址信息编码电路3、时序控制电路4、同步信号电路5、并转串数据接口电路6。
19.图2为数据通路切换电路模块结构图；
20.图3为地址信息编码电路与控制信号产生模块结构图；
21.图4为时序控制电路结构图；
22.图5为同步信号电路结构图；
23.图6为并转串数据接口电路结构图；
24.图7是传统阵列tdc工作时序；
25.图8是本发明事件驱动型阵列tdc工作时序。
具体实施方式
26.下面结合附图对本发明作更进一步的说明。
27.如图1所示，为阵列级事件驱动型tdc的结构示意图，该事件驱动型时间数字转换器包括单像素tdc电路1、数据选择性输出电路2、地址信息编码电路3、时序控制电路4、同步信号电路5、并转串数据接口电路6；其中：像素阵列系统中的一个单像素包括单像素tdc电路1、数据选择性输出电路2、地址信息编码电路3，时序控制电路4产生的数据传输开始标志(rc1)与结束标志(vctrl_lck)接同步信号电路5，时序控制电路4产生的数据传输窗口信号(rci)接并转串数据接口电路6，像素阵列系统的输出端接并转串数据接口电路6。全局信号包括使能信号en、复位信号rec、时钟信号hck1～hck4由对称h-tree型分布网络接入整个阵列的各个像素之中。
28.本发明的应用于阵列系统的事件驱动型时间数字转换器的时间数字转换方法为:所述的单像素tdc电路1在使能信号en有效期间内检测到触发信号时，开始进行时间间隔量化，同时所述的数据选择性输出电路2会将本像素经过地址信息编码电路3的tdc量化数据放到数据通路中；如果该像素在所述的使能信号en有效期间内未检测到触发信号，则所述的数据选择性输出电路2会将本像素的tdc量化数据屏蔽在数据通路之外；
29.数据读出时，所述的时序控制电路4通过在不同时间段对数据端口的控制，使得数据按照预先设定好的顺序统一有序读出；同步信号电路5产生与输出数据相对应的标志信号，保证数据读出的准确性，最后通过所述的并转串数据接口电路6，将tdc量化数据按照顺序串行读出。
30.使能信号en、复位信号rec、时钟信号hck1～hck4通过h树进入整个阵列的各个像素之中；其中每个像素之中均内置tdc模块，且tdc模块的计数模式为事件驱动型计数；在使能信号en有效期间，并且检测到触发信号后，tdc开始工作，为伪随机数计数器；在数据读出期间，tdc模块切换为左移移位寄存器，tdc量化数据被串行读出；通过每个像素内置的电路模块，判断在使能信号有效期间是否有触发信号到来，若有触发信号到来，此像素的数据进入数据通路中，串行输出；若没有触发信号到来，此像素的数据不会进入数据通路中，不会被输出；数据读出时，数据通过分时复用共用一个数据端口输出。
31.本发明中阵列级事件驱动型tdc电路为实现“数据选择性输出”功能，所设计的单像素电路中除包括tdc电路外，还需要在单像素电路中添加控制数据通路切换的电路模块，和产生携带地址信息数据的电路模块。由于采用驱动型计数的计数方式，因此单像素tdc电路的主要功能是完成对一个周期内待测时间的互补时间进行粗计数与细计数，以及量化数据的锁存，同时在系统控制信号的配合下，完成数据输出的工作。
32.实际测量的触发信号到达时间为：t
measured
＝t
en-t
tdc
。
33.其中t
en
为使能信号(en)的高电平时间，t
tdc
为单像素tdc量化的时间。
34.数据选择性输出电路模块包括包括数据通路切换电路模块和控制信号产生模块，因此设计了一种判断电路，将使能信号en有效期间内是否检测到触发信号作为该像素数据是否有效的判断依据。
35.其中，数据通路切换电路如图2所示，其中红线表示数据流经的通路，data表示在数据读出时被接成移位寄存器且携带量化数据的tdc。未检测到触发信号的像素即使存在无效数据，也不会在数据通路中；检测到触发信号的像素中的数据会经过数据通路输出以待后续的数据处理。
36.图3中的控制信号产生模块的具体功能为：在使能信号有效期内，本像素若检测到触发信号，在en下降沿到来时，电路产生的control信号为“1”；若未检测到触发信号，在en下降沿到来时，电路产生的control信号为“0”。进而控制数据通路切换电路是否将tdc量化数据接入到数据通路当中。
37.由于在此读出方案中并非所有的数据都被读出，因此需要地址数据来确定当前数据对应的像素位置以待后续操作。在每个单像素电路中使用1bit数据，来表征当前像素是否在使能信号有效期间内检测到触发信号。在数据串行读出时，均是靠近阵列外侧(数据读出端口所在的一侧)的数据会先被读出，可以根据数据串行读出的这个特性，将这每行中的地址数据与读出的tdc数据相对应，确定读出tdc数据的像素位置，即当在串行读出每个像素中的1bit数据时，此1bit数据就会携带地址信息。
38.如图3中的地址信息编码电路，可以实现上述功能，具体工作流程如下：
39.在全局reset信号的作用下，电路模块中所有d触发器的数据输出q端均被复位到“0”。当在使能信号有效期间内(en为高电平)内有触发信号到来时，d触发器dff1的数据输出端a跳变为“1”，此时选择器mux1在en_delay的控制下，将a连接到dff3的数据输入d端；将
连接到dff2和dff3的时钟端，当en下降沿到来时，data_out数据跳变为“1”，表征当前像素在使能信号有效期间内检测到触发信号。当在使能信号有效期间内未检测到触发信号时，dff1的数据输出端a就会维持在“0”，在en下降沿到来时，data_out数据为0，表征当前像素在使能信号有效期间内未检测到触发信号。当信号en_delay的低电平到来时，mux1将本行所有单像素电路中产生表征是否检测到触发信号的d触发器(图3中的dff3)串联成移位寄存器，等待有效的读出信号将本行所有单像素内的1bit数据串行读出。
40.图4所示的时序控制电路通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出。时序控制电路由数据读出时钟lck驱动的计数器加上定时控制逻辑组成，采用二进制异步加法器对数据读出时钟lck周期进行计数，再利用定时逻辑产生相应的数据传输窗口rci(i＝1,2,3..n)对阵列进行行选控制，随后将rci信号进一步处理，来驱动各像素子阵列中地址数据和tdc量化数据在对应rci信号高电平脉宽内按照既定顺序读出。以8
×
8系统阵列为例，采用4路并行读出方式，将8
×
8阵列分为4个8
×
2的子阵列，每个子阵列共16个像素共用一个数据输出i/o口进行数据传输。而在每个8
×
2子阵列中，每行数据通过行选控制和并转串输出接口电路，将2行并行数据串行输出，并且此种读出方式总是会先读出靠近输出引脚的像素的数据。具体工作流程如下：
41.每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位相应的d触发器，形成的4个时间窗口区间即为rc1(p1～p2)、rc2(p2～p3)、rc3(p3～p4)和rc4(p4～p5)。该计数值限制了系统的工作时间，系统在0～p1区间内需完成电路复位、触发信号检测、计数等操作。时间窗口区间rc1和rc2分别为读出第一行地址信息和第一行tdc量化数据的时间窗口，rc2窗口区间完成一行像素中检测到触发信号的像素点数据传输操作。rc3和rc4的窗口区间分别和rc1、rc2相同，用来读出第二行像素的对应数据。
42.同步信号电路主要提供对串行输出数据进行识别的标志信号，电路结构示意图如图5所示。该模块主要产生与输出数据相对应的帧信号(frame)、字信号(word)以及位信号(bit)三个同步信号，结合数据输出(data_out)，便于后续数据处理。其中，rc1与vctrl_lck信号由时序控制模块提供，输出的bit信号由lck信号同步产生，bit与word的对应关系取决于要读出的数据的位数，通过双模计数器对输出的地址数据与tdc量化数据分别进行标记，frame信号取决于传输一组数据的开始(rc1)与结束(vctrl_lck)信号，因此同步信号模块是基于同步计数器原理设计实现。
43.图6为并转串数据接口模块，同样以8
×
8系统阵列为例，在图4所示时序控制电路的调控下，rc1～4、lck通过与操作产生数据传输时钟信号rc_lck1、rc_lck2、rc_lck3和rc_lck4。rc_lcki信号在对应设定的rci脉宽高电平内有效，此时对应路径上的数据正常传输；而在rci高电平脉宽外低频时钟被屏蔽，数据传输被禁止。并转串数据接口电路在对应的rc_lcki信号的控制下完成数据的串行输出。
44.具体电路工作流程为：当rc1为“1”时，rc_lck1为有效低频时钟，其他rc_lcki均为“0”，此时传输第一行像素的地址数据(图中用a1表示)；当rc2的为“1”时，rc_lck2为有效低频时钟，此时传输第一行像素的tdc量化数据；同理，rc3、rc4分别控制传输第二行像素的地址数据和tdc量化数据；最终在输出引脚out中看到的就是2行像素中的地址数据和tdc量化数据按照顺序串行读出。
45.传统阵列tdc当系统复位后，使能信号en上升沿到来，所有像素tdc均开始计时，当像素点检测到触发信号，对应像素会产生stop信号停止计时并将tdc数据保存。若像素点在整个en信号高电平期间均未检测到触发信号，则tdc将计满整个门控周期，并将该数据保存。数据输出时，所有像素点计时数据依次按照串行方式输出，但计满整个门控周期的数据为无效数据，需要后期通过算法剔除。传统阵列tdc所带来的问题是：(1)电路在使能信号en上升沿到来后，所有像素tdc均开始工作，导致电路瞬态功耗过大，造成电源电压供电不足。(2)未检测到触发信号的像素tdc将在整个门控周期持续工作，尤其是对于触发信号较为稀疏的系统，系统的平均功耗较大；(3)该系统架构输出数据量大，所有数据均需要串行输出，对于触发信号较为稀疏的系统，输出的总数据中有大量无效数据。
46.本发明的一种应用于阵列系统的事件驱动型时间数字转换器很好地解决了传统方案中的不足，由于使能信号en的门控时间固定，因此可以在检测到触发信号后，用像素产生的start信号驱动tdc开始计时，在en信号下降沿到来时刻停止计时，通过对触发信号到达时刻与en门控结束时刻之间的时间量化，再用en的门控时间与tdc量化时间求差，可以得出触发信号到达的时刻。其中tdc低段锁存高频时钟信号相位，中段和高段用作计数功能。数据输出为先输出检测到触发信号像素的地址信息，再依次输出像素tdc的有效数据。时间驱动型tdc与传统方案相比：(1)避免了在使能信号en上升沿到来后，所有像素tdc均开始工作造成的功耗问题，仅当检测到触发信号后tdc才开始工作，但由于触发信号的不确定性，因此低段tdc应当用于锁存时钟信号的相位来确保精度。(2)避免了大量无效数据的输出，但由于有效数据并非连续排列，因此需要对像素按照每行是否检测到触发信号进行地址编码处理，输出的第一个数据为地址数据，后续依次为各有效数据，通过地址数据与有效数据的结合，可以还原触发信号到达各像素点的时刻。
47.以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

技术特征：

1.一种应用于阵列系统的事件驱动型时间数字转换器，其特征在于该事件驱动型时间数字转换器包括单像素tdc电路(1)、数据选择性输出电路(2)、地址信息编码电路(3)、时序控制电路(4)、同步信号电路(5)、并转串数据接口电路(6)；其中：像素阵列系统中的一个单像素包括单像素tdc电路(1)、数据选择性输出电路(2)、地址信息编码电路(3)，时序控制电路(4)产生的数据传输开始标志(rc1)与结束标志(vctrl_lck)接同步信号电路(5)，时序控制电路(4)产生的数据传输窗口信号(rci)接并转串数据接口电路(6)，像素阵列系统的输出端接并转串数据接口电路(6)，全局信号包括使能信号en、复位信号rec、时钟信号hck1～hck4由对称h-tree型分布网络接入整个阵列的各个像素之中。2.一种如权利要求1所述的应用于阵列系统的事件驱动型时间数字转换器的时间数字转换方法，其特征在于所述的单像素tdc电路(1)在使能信号en有效期间内检测到触发信号时，开始进行时间间隔量化，同时所述的数据选择性输出电路(2)会将本像素经过地址信息编码电路(3)的tdc量化数据放到数据通路中；如果该像素在所述的使能信号en有效期间内未检测到触发信号，则所述的数据选择性输出电路(2)会将本像素的tdc量化数据屏蔽在数据通路之外；数据读出时，所述的时序控制电路(4)通过在不同时间段对数据端口的控制，使得数据按照预先设定好的顺序统一有序读出；同步信号电路(5)产生与输出数据相对应的标志信号，保证数据读出的准确性，最后通过所述的并转串数据接口电路(6)，将tdc量化数据按照顺序串行读出。3.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的单像素tdc电路(1)在使能信号en有效期间内检测到触发信号时，时间量化起始信号start信号由0跳变为1；此时所述的start信号上升沿作为高频时钟使能信号以及单像素tdc电路(1)的中段和高段计数的起始信号，使中段和高段tdc开始计数；同时，所述的start信号上升沿作为低段的锁存信号，记录高频时钟的相位信息；使能信号en作为中段和高段的计数停止信号，具体过程为：当使能信号en的下降沿到来之后，中段和高段的传输门被关断，进入到中段和高段tdc的高频计数时钟信号被屏蔽；最终得到触发信号的到达时间为t
measured
＝t
en-t
tdc
；其中t
en
为使能信号en的高电平时间，t
tdc
为单像素tdc量化得到的时间。4.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的数据选择性输出电路(2)包括控制信号产生模块和数据通路切换电路模块，实现预期的选择性输出像素内tdc量化数据的功能；在使能信号en有效期内，本像素若检测到触发信号，在使能信号en下降沿到来时，控制信号产生模块产生的control信号为“1”，进而数据通路切换电路模块控制本像素中tdc的量化数据接入数据通路；若未检测到触发信号，在使能信号en下降沿到来时，控制信号产生模块产生的control信号为“0”，本像素中的tdc无效量化数据不会进入到数据通路中。5.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的地址信息编码电路(3)在每个单像素电路中使用1bit数据，来表征当前像素是否在使能信号en有效期间内检测到触发信号；在数据读出时，将每行所有像素中的1bit数据串行读出，由于每行中像素个数固定，则根据该每行中的地址数据与读出的tdc数据相对应，确定读出tdc数据的像素位置，即当在串行读出每个像素中的1bit数据时，此1bit数据
就会携带地址信息。6.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的时序控制电路(4)由数据读出时钟lck驱动的计数器加上定时控制逻辑组成，通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出；每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位相应的d触发器，形成相应的时间窗口区间，用来对应数据读出和处理。7.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的同步信号电路(5)主要提供对串行输出数据进行识别的标志信号，该电路主要产生与输出数据相对应的帧信号(frame)、字信号(word)以及位信号(bit)三个同步信号，结合数据输出(data_out)，便于后续数据处理；位信号(bit)与字信号(word)的对应关系取决于要读出的数据的位数，帧信号(frame)取决于传输一组数据的开始(rc1)与结束(vctrl_lck)信号，因此同步信号电路(5)可基于同步计数器原理设计。8.根据权利要求2所述的事件驱动型时间数字转换器的时间数字转换方法，其特征在于，所述的并转串数据接口电路(6)接收到时序控制电路产生的数据传输窗口信号rci后，通过和时钟lck信号进行与操作产生数据传输时钟信号rc_lcki，该信号在对应设定的数据传输窗口rci脉宽高电平内有效，此时对应路径上的数据正常传输；而在数据传输窗口rci脉宽高电平外低频时钟被屏蔽，数据传输被禁止；并转串数据接口电路在对应的rc_lcki信号的控制下完成数据的串行输出。

技术总结

本发明公开了一种应用于阵列系统的事件驱动型时间数字转换器及转换方法，通过对固定门控时间内触发信号的检测，开启时间数字转换器TDC量化，并用固定门控时间与TDC量化数据求差，来获取触发信号的到达的时刻。当阵列中的单像素在使能信号有效期间内检测到触发信号时，单像素TDC会开始量化，低段TDC锁存高频时钟信号的相位，中段和高段的TDC记录高频时钟信号沿个数，直到使能信号下降沿到来。各个像素所记录的TDC数据根据地址编码信号，在时序控制电路的协调下，由并转串数据接口电路进行选择性的数据输出。在有效数据以及精度一致的条件下，实现了更低的平均功耗，以及更小的数据量输出。据量输出。据量输出。