以QuartusII13.0EDA软件为例，介绍Verilog⽂本输⼊的EDA设计流程。
1．⾸先在D盘或G盘等新建⼀个⽂件夹，⽤英⽂字母命名，例如建⽴⽂件夹SY1。
FPGA⼯程⽬录 : dev: ⼯程建⽴在此⽂件夹，⼯程设置siro 1300
core:IP核保存区
src：⽤户代码保存区
sim：testbench仿真测试⽂件
doc：设计参考⽂档
自动点火器然后打开QuartusII软件，选择File/New Project Wizard，指定⼯作⽬录，指定⼯程和顶层设计实体；注意：⼯作⽬录名不能有中⽂。如图4-3所⽰。 图4-3 新建⼯程图4-4 添加设计⽂件
2．添加设计⽂件。将设计⽂件加⼊⼯程中。单击“Next”，如果有已经建⽴好的Verilog等⽂件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计⽂件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建⽴好⼯程后再添加也可，这⾥我们暂不添加，如图4-4所⽰。
3．选择FPGA器件。EP4CE22F17C8器件选择如下：（Family选择CycloneⅣE，Available device选EP4CE22F17C8,Packge选择FBGA，PinCount 选择256，Speedgrade选择8）；EP3C80F484C8器件选择如下：（Family选择CycloneIII，Available device
选EP3C80F484C8,Packge选择FBGA，PinCount 选择484，Speedgrade选择8）；笔者⾄今就⽤过这两种。如图4-5所⽰，点击“Next”。
图4-5 选择器件图4-6 选择仿真器
4．选择外部综合器、仿真器和时序分析器。Quartus II⽀持外部⼯具， Quartus II 9.1以上版本软件没有⾃带的仿真⼯具， simulation选择Modelsim-Altera, Format:Verilog，则采⽤Modelsim仿真，如图4-6所⽰，选择完毕后，单击“Next”。
圆钢加工
单击“Next”，弹出“⼯程设置统计”窗⼝，上⾯列出了⼯程的相关设置情况。最后单击“Finish”，结束⼯程设置。
5．新建原理图/⽂本⽂件。如果在建⽴⼯程时没有添加设计⽂件，这时需要新建⽂件。点击“file”点击“new”选择，如果选择原理图输⼊，选择BlockDiaqram/Schematic File，如图4-7所⽰。如果选择Verilog⽂本输⼊，选择Verilog HDL File，如图4-8。
图4-7 新建原理图⽂件图4-7 新建VHDL⽂本⽂件
6．点击“保存”，原理图或Verilog⽂本⽂件就被添加进⼯程当中。
7．Verilog⽂本设计。
⽂本设计时，输⼊相应的Verilog程序，并保存，要格外注意保存的⽂件名与顶层⽂件module名保持⼀致。
阻塞密度
8．编译。点击Processing/StartCompilation，进⾏编译。如果编译错误，重新检查和修改原理图或Verilog程序，保存并再次编译，提⽰编译成功后，开始进⾏管脚锁定和下载。 弹簧制作
图4-13 管脚锁定
10．管脚锁定⽅法⼀：管脚锁定信息如图4-13所⽰，选择Assignments/PinPlanner进⾏管脚锁定，锁定所有的输⼊输出管脚。
管脚锁定⽅法⼆：见下次博客⽂档。
11．管脚锁定完成后，再次进⾏全局编译（包括综合、适配），点击Processing/StartCompilation。
12. 全局编译完成，查看软件下⽅是否有编译错误。查看综合后RTL视图⽅法如图：
异形刷13．下载到EDA实验平台中。下载可以选择JTAG⽅式和AS⽅式（JTAG下载⽅式把⽂件直接下载到F
PGA⾥⾯，AS下载⽅式把⽂件下载到配置芯⽚⾥⾯，因此可以掉电存储）。选择Tool/Programmer，选择JTAG下载⽅式，选择Add File，添加.sof⽂件（AS下载选择.pof⽂件）并选中Program/Configure，点击“Start”后开始下载。第⼀次使⽤下载时，⾸先点击“”，打开Hardware Setup对话框，然后点击Add Hardware，选择usbblaster后单击”Select Hardware”，选择下载形式为usb blaster。
14. 在做Quartus II⼯程时必须将未分配的管脚置为三态输⼊。Quartus II --> Assignments --> Device…--> Device --> Device & PinOptions… --> Unused Pins --> Reserve all unusedpins : AS input tri-stated。如未将未分配管脚置为三态输⼊，将可能导致主芯⽚或外围
芯⽚损坏。
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